vprašanje o modelsim

[oni]

Rabim oceno verzijo ModelSim SE.Želim, da uredite modelsim.ini pila, vendar nisem prepričan, če lahko najdem to.Lahko kdo pomaga?

 

[nand_gates]

Najdete ga v dir, kjer imate nameščen modelsim.
Tukaj je ena za ur reference
Code:

[Library]

std = $ MODEL_TECH / .. / STD

IEEE = $ MODEL_TECH / .. / IEEE

verilog = $ MODEL_TECH / .. / verilog

std_developerskit = $ MODEL_TECH / .. / std_developerskit

synopsys = $ MODEL_TECH / .. / synopsys

modelsim_lib = $ MODEL_TECH / .. / modelsim_lib[vcom]

; Vklop VHDL-1993, kot privzetega.
Privzeto je off (VHDL-1987).

VHDL93 = 1; Prikaži vir črte, ki vsebujejo napake.
Default je off.

; Show_source = 1; Turn off-nevezane komponente opozorila.
Default is on.

; Show_Warning1 = 0; Turn off proces-brez--počakati-izjavo opozorila.
Default is on.

; Show_Warning2 = 0; Turn off null dosega opozorila.
Default is on.

; Show_Warning3 = 0; Turn off no-space-in-time-dobesedno opozorila.
Default is on.

; Show_Warning4 = 0; Turn off več voznikov-on-nerešene-signal opozorila.
Default is on.

; Show_Warning5 = 0; Turn off optimizacijo za IEEE std_logic_1164 paket.
Default is on.

; Optimize_1164 = 0; Vklopite reševanje dvoumnih funkcije preobremenitve v prid

; "Eksplicitne" funkcijo izjave (ne enega, ki ga ustvari samodejno

, Prevajalnik za vsak tip deklaracije).
Default je off.

;. Datoteka ini Explict je omogočila, da std_logic_signed / unsigned

, Se bo ujemalo vedenje sinteze orodja.

Explicit = 1; Turn off VITAL preverjanje skladnosti.
Privzeto je na preverjanje.

; NoVitalCheck = 1; Prezri VITAL napake preverjanje skladnosti.
Privzeto je, da se ne prezreti.

; IgnoreVitalErrors = 1; Turn off VITAL preverjanje izpolnjevanja opozorila.
Privzeto je pokazati opozorila.

; Show_VitalChecksWarnings = false; Utihni izjavo o primeru statičnega opozorila.

, Privzeto je, da opozorilo.

; NoCaseStaticError = 1; Keep molčečnost o opozorilih, ki jih povzročajo agregati, ki niso lokalno statični.

, Privzeto je, da opozorilo.

; NoOthersStaticError = 1; Treat kot napake:

; Primeru statičnega izjavo opozorila

; Opozorila, ki jih povzroča agregati, ki niso lokalno statični

; Razveljavitve NoCaseStaticError, NoOthersStaticError nastavitve.

; PedanticErrors = 1; Turn off pospešek VITAL paketov.
Privzeto je pospešiti.

; NoVital = 1; Turn off vključitev debugging info v design enot.

, Privzeto je, da se vključi debugging info.

; NoDebug = 1; Turn off "nakladanja ..."
sporočila.
Privzeto je sporočil.

; Quiet = 1; Vklopite nekaj omejenih pravilo sinteze preverjanje skladnosti.
Pregledi samo:

- Signali uporabljajo (berejo), ki ga proces mora biti v seznamu občutljivost

; CheckSynthesis = 1; Vključi optimizacije na izraze, ki ne vključujejo signalov,

, Čaka, ali funkcija / postopek / invocations nalogo.
Default je off.

; ScalarOpts = 1, Mora uporabnik sam določiti konfiguracijo za vse vezi,

, In ne ustvarjajo zbiranje čas zavezujoča za privzeto

; Komponento.
To bo povzročilo napako pri izdelavi

, "Sestavni del ne zavezuje", če uporabnik tega ne stori.
Izogibanje redkih

, Izdajo lažnih odvisnosti od neizkoriščenih privzeto zavezujoče.

; RequireConfigForAllDefaultBinding = 1; Inhibit razpon preverjanje Indeksa z nizi.
Range preverjanja

; Skalarji opredeljena s podtipi inhibira privzeto.

; NoIndexCheck = 1; Opravite obseg pregledov na vseh (implicitne in eksplicitne) naloge za

; Skalarni predmeti opredeljeni s podvrstami.

; RangeCheck = 1[Vlog]; Turn off vključitev debugging info v design enot.

, Privzeto je, da se vključi debugging info.

; NoDebug = 1; Turn off "nakladanja ..."
sporočila.
Privzeto je sporočil.

; Quiet = 1; Vklopite nevarnosti Verilog preverjanje (Da odvisni dostop do globalnih vars).

; Privzeto je off.

; Hazard = 1; Vklopite preoblikovanje rednih Verilog identifikatorjev v velike črke.
Omogoča primeru

; Neobčutljivosti za modul imena.
Default ni konverzijo.

; UpCase = 1; Vklopite sestavljanju posameznih modulov.
Default je off.

; Incremental = 1; Izvijač na lint-style preverjanja.

; Show_Lint = 1[VSIM]

; Simulator resolucija

, Nastavi, da fs, ps, ns, nas, ms, ali z izbirno sec predpono 1, 10 ali 100.

Resolucija = ns; User časovno enoto za prost dostop zapoved

; Nastavi za privzeto, fs, ps, ns, nas, ms, ali sec.
Privzeto je, da uporabite

; Enoto, določenih za resolucijo.
Na primer, če je resolucija 100ps,

, Nato UserTimeUnit privzetem ps.

UserTimeUnit = privzeto; Default teči dolžina

RunLength = 100; Največja iteracij, ki se lahko izvajajo brez napreduje simulacija časa

IterationLimit = 5000; Direktive za licenco manager:

; Takoj VHDL rezerve licenco VHDL

; Vlog Takoj rezerve licenco Verilog

; Plus Takoj rezerv VHDL in Verilog licenco

; Nomgc Ne glej za Mentor Graphics Licence

; Nomti Ne iskati Model Technology Licence

; Noqueue Ne čakati v vrsti, ko licenca licence ni na voljo

; Viewsim Preizkusite licenco za gledalca, ampak jo sprejmejo simulator licence (s) namesto

, Od čakalne vrste za gledalca licenco

; License = plus; Stop simulator po trditvi sporočilo

; 0 = 1 = Opozorilo Opomba 2 = 3 = Napaka Failure 4 = Fatal

BreakOnAssertion = 3; Assertion Message Format

,% S - Resnost Level

;% R - Poročilo Message

;% T - Čas trditvi

;% D - Delta

;% I - stopnje ali regija pathname (če je na voljo)

,%% - Print "%" znak

; AssertionFormat = "**% S:% R \ n Time:% T ponovitev:% D% I \ n"; Assertion File - nadomestne datoteke za shranjevanje trditev sporočila

; AssertFile = assert.log; Default radix za vsa okna in ukazi ...

; Set za simbolično, ASCII, binarne, osmiški, decimal, hex, unsigned

DefaultRadix = simbolične; VSIM Zagon ukaza

; Startup = do startup.do; File za shranjevanje ukaz prepis

TranscriptFile = Prepis; File za shranjevanje ukaz zgodovine

; CommandHistory = cmdhist.log; Določite, ali naj poti v simulatorju ukazov biti opisani

, V VHDL ali Verilog formatu.
Za VHDL, PathSeparator = /

, Za Verilog, PathSeparator =.

PathSeparator = /; Določite ločilo nabor podatkov za polno ukoreninjene kontekstih.

; Default je ":".
Na primer, sim: / top

, Ne sme biti enak učinek kot PathSeparator.

DatasetSeparator =:; Onemogoči trditev sporočil

; IgnoreNote = 1

; Ignorewarning = 1

; IgnoreError = 1

; IgnoreFailure = 1

; Default sila prijazni.
Lahko se zamrzne, pogon, ali depozit

, Ali v drugi pogoji, fiksna, žično, ali v breme.

; DefaultForceKind = zamrznitev; Če nič, odprtih pri izdelan, sicer odprtih datotek

, Prvo branje ali pisanje. Privzeto je 0.

; DelayFileOpen = 1; Files Control VHDL odprta za pisanje

; Zapufrane = 0, 1 = Unbuffered

UnbufferedOutput = 0; Nadzor število datotek VHDL odprtih sočasno

; To število je vedno manjše od

; Ulimit trenutnih nastavitev za max deskriptorjev datoteke.

; 0 = neomejeno

ConcurrentFileLimit = 40; Nadzor število hierarhičnih regijah prikazana kot

, Del signala ime je prikazano v oknu valovne oblike. Privzeto

, Vrednost ali vrednost nič pove VSIM prikazati polno ime.

; WaveSignalNameWidth = 0; Izklop opozorila iz std_logic_arith, std_logic_unsigned

In std_logic_signed paketov.

; StdArithNoWarnings = 1; Izklop opozorila iz IEEE numeric_std in numeric_bit paketov.

; NumericStdNoWarnings = 1; Nadzor obliko ustvarjajo izjave etiketo.
Ne quote to.

; GenerateFormat =%% d s__; Določite, ali naj se checkpoint stisnjene datoteke.

; Privzeto je, da se pisec.

; CheckpointCompressMode = 0; Seznam dinamično naloženi predmeti za Verilog PLI aplikacije

; Veriuser = veriuser.sl; Določite privzete možnosti za ponovno zagnati ukaz.
Možnosti je lahko ena

Ali več: sile-nobreakpoint-nolist-nolog-nowave

; DefaultRestartOptions =-force, HP-UX 10.20 SAMO - Omogoči zaklepanje pomnilnika za pospešitev velikih modelov

; (> 500 megabajtov pomnilnika odtis).
Privzeto je onemogočen.

; Navedite število megabajtov za zaklepanje.

; LockedMemory = 1000, Turn on (1) ali izključite (0) WLF stiskanje datotek.

; Default je 1; obkladek WLF datoteke.

; WLFCompress = 0; Navedite, ali shranite vse natečaje za hierarhijo (1) v datoteki WLF

Ali regije, ki vsebujejo samo prijavljeni signalov (0).

; Default je 0, dnevnik samo prijavljeni regije s signali.

; WLFSaveAllRegions = 1; WLF datoteka rok. Limit WLF datoteke, ki jih časa, kolikor je to mogoče,

, Da določen znesek za simulacijo časa. Ko je presežena meja

Prišli prej čas skrajšan iz spisa.

; Če sta čas in omejitve velikosti iz najbolj restriktivno uporablja.

; UserTimeUnits se uporabljajo, če so časovno enote niso določene.

; Default je 0, ni omejitev. Primer: WLFTimeLimit = 100 ms ()

; WLFTimeLimit = 0; WLF file size limit. Limit WLF velikost datoteke, kolikor je to mogoče,

, Da določeno število megabajtov. Če sta čas in omejitve velikosti

, So določeni nato najbolj restriktivno uporablja.

; Default je 0, ni omejitev.

; WLFSizeLimit = 1000; Določite, ali ne bi bilo treba izbrisati datoteko, ko WLF

; Bo simulacija konča. Vrednost 1 povzroči datoteka WLF se črta.

; Default je 0, ne izbrisati datoteke, če WLF simulacija konča.

; WLFDeleteOnQuit = 1[LMC]

; Vmesnik ModelSim za SmartModel Logic Modeling's SWIFT software

libsm = $ MODEL_TECH / libsm.sl

; Vmesnik ModelSim za Logic Modeling's SmartModel software SWIFT (Windows NT)

; Libsm = $ MODEL_TECH / libsm.dll

; Logic Modeling's SmartModel SWIFT programska oprema (HP 9000 Series 700)

; Libswift = $ LMC_HOME/lib/hp700.lib/libswift.sl

; Logic Modeling's SmartModel SWIFT programsko opremo (IBM RISC System/6000)

; Libswift = $ LMC_HOME / lib / ibmrs.lib / swift.o

; Logic Modeling's SmartModel SWIFT programske opreme (Sun4 Solaris)

; Libswift = $ LMC_HOME/lib/sun4Solaris.lib/libswift.so

; Logic Modeling's SmartModel SWIFT programske opreme (Windows NT)

; Libswift = $ LMC_HOME / lib / pcnt.lib / libswift.dll

; Logic Modeling's SmartModel SWIFT programska oprema (Linux)

; Libswift = $ LMC_HOME/lib/x86_linux.lib/libswift.so; Vmesnik ModelSim za Logic Modeling strojne opreme modelirnik software SFI

libhm = $ MODEL_TECH / libhm.sl

; Vmesnik ModelSim za Logic Modeling strojne opreme modelirnik SFI programske opreme (Windows NT)

; Libhm = $ MODEL_TECH / libhm.dll

; Logic Modeling strojne opreme modelirnik SFI programska oprema (HP 9000 Series 700)

; Libsfi = <sfi_dir> / lib/hp700/libsfi.sl

; Logic Modeling strojne opreme modelirnik SFI programsko opremo (IBM RISC System/6000)

; Libsfi = <sfi_dir> / lib/rs6000/libsfi.a

; Logic Modeling strojne opreme modelirnik SFI programske opreme (Sun4 Solaris)

; Libsfi = <sfi_dir> / lib/sun4.solaris/libsfi.so

; Logic Modeling strojne opreme modelirnik SFI programske opreme (Windows NT)

; Libsfi = <sfi_dir> / lib / pcnt / lm_sfi.dll