Vprašanje novice

[kequal]

Logika enega FPGA je razdeljen na dva dela, ki so namenjeni za dve moški respectively.Uporabljajo sinteze različnih orodij.Eden od uporabe Xilinx XST in druge namene Synplify.Ko sta dva dela kode združeni v en model, niti ne more zagotoviti sintezo orodja, da bi ti ljudje dobili enake rezultate kot so to storili v okviru svojih lastnih sredstev.

Želimo ustvariti paket ali IP jedro iz enega človeka design, tako da, ko združuje kodo, drugi človek ni treba synthetize znova.
Ampak ne vemo, kako to storiti, je, ali obstajajo kakršne koli boljših idej za rešitev problema?

 

[zape]

Sthg.vi moči delati je dela s črne skrinjice.Treba je reči, ustvarite netlist (tj. z Synplify) en del kode in instantiate kot sestavina v VHDL kodo, ki se bo lahko synthetised z drugim orodjem (XST v tem primeru).

Če uporabljate ISE kot vodja projekta, boste dodali ta netlist drugega vira kot je datoteka, ali če delate na drug način, morda boste morali dodati atribut (glej xst pomoč).

Sploh pa, ob uporabi katere koli tokov / sintezo orodja, vam priporočam, da register prispevkov, da bi to "črno skrinjico", in rezultate iz "črno skrinjico".Če ne bo prišlo do logike ni optimizirana in lahko vam težave.