viterbi odkodirnika v vhdl koda

[setareh_mehr85]

lahko kateri koli pomoč za pisanje kode v moj vhdl za viterbi dekoder 1 / 2 stopnje z omejitev dolžine 3 sem naredil nekaj kodira za začetek, vendar nisem prepričan, ali je pravilna ali ne

LIBRARY IEEE;
UPORABA ieee.std_logic_1164.all;
UPORABA ieee.std_logic_arith.all;
UPORABA ieee.std_logic_unsigned.all;

Podjetje generatorcode je

pristanišča (
CLK: v std_logic;
Ponastavljanje: ven std_logic;
Koder: v std_logic;
podatkov: v std_logic
);end generatorcode;