VHDL vs VERILOG

S

sreejith

Guest
Zdravo prijatelji,
HDL, ki se daje s strani podjetij, za industrijsko uporabo, VHDL ali VERILOG?
in zakaj?Ali pa je ni odobrila takšne preferenciale? Prosim odgovor.

Thanks in advance

 
Živjo
Verilog je uporabljena več kot v primerjavi z VHDL.
svoje lahko zaradi naslednjih razlogov ..
(1), zelo enostavno (zgraditi podobno C) begineers od VHDL ..
(2) Več knjižnici na voljo
(3) Več funkcij za preverjanje.

 
Živjo
V mojem mestu lepimi pogledom kot oseba seznanjena s C programiranje, Verlilog bolje kot VHDL, ampak za pošteno odločitev med Verilog in VHDL preverite naslednje pdf:Verilog HDL

vs VHDL je prvič uporabnik

http://class.ee.iastate.edu/ee465/ee465s02/notes/billfuchs.pdf

tukaj je sklenitev tega dokumenta:

VHDL je bil razvit (za US DoD), da zagotovi dosledno Modeling language za dokumentacijo za strojno opremo digitalnih modelov.Jezik ni bila nikoli namenjena za uporabo, da to dejansko design.Vendar pa se domneva, da ohrani konkurenčno prednost, posameznih družb EDA izvaja znaten vpliv, sredstva in dolarjih na silo jezik postane jezik design.Te iste EDA podjetja izvajajo svoje semi-edinstven različice jezika na različnih stopnjah razvoja.To pomeni, VHDL modelov, ki so bili razviti na en sam sistem, ne smejo prikazovati na drugačen sistem.Jezik je težko naučiti, še težje uporabljati.To je zelo verbose, zlasti na ravni vrata, ko časovni informacije specifične in precejšnje.VHDL je Verbalizam povzroča hudo pomnilnik težave pri poskusu, da simulira srednje velikih modelov.Osnovni prodajalci so bili zelo zadržani do zagotavljanja VHDL vrata ravni knjižnice, ki vključuje časovni razpored popolne zaradi velikosti vzorcev in neobičajno dolgem času simulacije, povezane s potrjevanjem razmeroma preproste zasnove.V framers z VHDL bili poganja US DOD, ki nima nobene bistvene interese v design produktivnosti.VHDL je complexsyntax ovira produktivnost ter načrtovanje ne daje strateško prednost, da bi se izboljšala kakovost projektiranja.To v bistvu ogroža osnovne trdnosti VHDL, produktivnosti, dosežene preko metodologije, ki temelji na top-down-design.

Verilog HDL je bil razvit in se bo še naprej razvijala bi zadovoljili potrebe in poslovne aplikacije modela Skupnosti, ki je to najbolj uspešen jezik danes v uporabi.Projektantsko skupnost je investirala skoraj 20 milijard dolarjev v Verilog HDL in z njimi povezani orodja, je v zadnjih 8 letih.Sposobnost za reševanje višjo raven jezikovne konstrukti so dobro podprte v jeziku, skupaj s svojo rock trdni strukturni (vrata in stikalo ravni) prednosti.Dokler oblikovalcev in njihova podjetja so, da visoka kakovost inovativnih izdelkov na trg v času občutljiv svet, v katerem smo vsi tekmovali, Verilog HDL se bo še naprej prevladujoč rešitev.Skoraj vsak večji računalniški proizvajalec sistema za razvijalce, Osnovni in polprevodniške uporablja proizvajalec Verilog HDL kot svoje Modeling language.

Za prvič HDL uporabniku izbiro Verilog HDL kot vaš Modeling language bodo zelo pametno odločitev.To bo pomenilo obstaja več orodij na voljo od shematski vnos za sintezo za simulacije v različnih cenovnih razredov in na številnih platformah od računalnikov do mainframes.Obstajajo tudi številne knjižnice so na voljo iz različnih virov, ki podpirajo polno časovno razporeditev temeljijo modeli z vsemi potrebnimi odlašanja funkcionalnost je potrebna za izpolnjevanje svojega kritičnega načrtovanje potreb.Obstaja tudi velika vir Verilog HDL inženiring talent, ki je imel izkušnje z uporabo jezika za praktično komercialni zasnovi opravljanja kritično pomoč, če je potrebno_Obstaja veliko HDLs lahko izberete iz temveč samo tista, ki se je izkazal znova in znova, da je edina izbira za resnično modelov.

Upam, da vam pomaga.

BR

 
mnoga podjetja raje Verilog.

Samo Scientfic raziskovalnega podjetja kot ISRO raje VHDL.

VHDL ni lažje učijo Verilog

Dinesh

 
Verilog je lažja za razumevanje in uporabo.Verilog je jezik izbira za industrijske aplikacije, ki zahtevajo tako simulacijo in sintezo.Manjka mu pa konstrukti, potrebnih za sistem ravni specifikacij.VHDL je bolj zapleten, zato je težko naučiti in uporabljati.Vendar pa ponuja veliko več prožnosti za kodiranje oblike in je primeren za obdelavo zelo kompleksnih oblik

Pls glejte povezavo za popoln opis
Verilog
vs VHDL: VHDL & Verilog primerjavi & kontrast
Plus vzoru Primer Pisni v VHDL, Verilog in C
h ** p: / / www.angelfire.com/in/rajesh52/verilogvhdl.html

 
Veliko veliko hvala vam vsem za podajanje takšne dobre odgovore.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Katere so dobre in majhnih projektov, ki so začetniki, ne bi naredila, ki so nekaj realnega življenja uporabo?

 
Ali nekaj v OP Verilog kodiranja.tj
Ali za obdelavo slik, stiskanje takih mešanic

To bo bolj koristno

Dinesh

 
Lahko narediš kot filtri FIR, seštevalnik, multiplikacijskih, 8085, UART, PCI bus protokol.

-Ruta

 
Kolikor vem vseh
ameriških podjetij uporabe Verilog in vseh evropskih podjetij uporabe VHDL.Kot vse pametne universited v
ZDA naučiti Verilog in Evropska Universitied naučiti VHDL.razlika temelji na comp.in ni veliko diffence med 2 jezika.Nekaj več IEEE knjižnici so potrebni za VHDL ..vendar imam osebno nikoli slišal nekdo rekel ti r udobnejše kodiranje bodisi samo lang!

Suresh

 
Nedavno sem delal v Evropi, za dve veliki in znani polprevodniških družb.Oba od katerih so bili z uporabo Verilog 2001 in System Verilog.

Vhdl se uporablja predvsem za projekte, financirane s strani vlade in krči v skladu z oblikoval odbor kulture tak projekt namesto verilog "matice in sorniki" pristop.VHDL je tudi poučeval na več univerzah, probabably zaradi javnih sredstev za raziskave.Vendar pa le vse družbe v sektorju komercialnih uporabah verilog.

In ne fant sebe ... VHDL je popolnoma neprimeren kot SISTEMA Modeling language ...Ti bi morali biti popolnoma noro, da mečejo svojo kopijo programa Matlab in C v prid VHDL ...Na drugi strani, Verilog ne pretvarjati, da je nekaj njegovih ne ...Namesto tega je filozofija verilog je lažje sestaviti C , skupaj z verilog če sistem modelov ravni so potrebni.

da
je, zakaj se imenujejo "Hardware Description Languages" ...VHDL in Verilog imajo samo en cilj ...za opis in test strojne izvedb ...Osebno bi veliko raje napišite testbench v Verilog kot VHDL ..zato v tem smislu, VHDL popolnoma ne kot sistem jezik.Drugič, če bi imel za oblikovanje filter, ali kakšno drugo alogirthm, jaz ne bom naredil, da jih kodira HDL prvem mestu!da bi se popolnoma ludicriuos!Ne, namesto tega, bom zagonu Matlab ali napisati nekaj c-code.Torej, let's stop VHDL pretvarja, da je sistem, jezik ...svoje ne ...nihče ne želi model algorithms z Osakaćen ADA prevajalnik, ki
je bil spremenjen, da bi model strojne izvedbe ..in tako še vedno potreba po uporabi ustrezno orodje za delo ....To ravno iz istega razloga, da C naredi slabe strojne opis jezika ...SystemC koga?

Če VHDL je sistem, jezik, potem sem se razglasi, da se vsi naj se ustavi, programiranje v C in uporaba le VHDL za vse!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Nasmeh" border="0" />

Tako bomo lahko VHDL gonilnikov, VHDL GUI's, VHDL Operacijski Sytems ...VHDL Matlab ...VHDL povsod ...Daj mi mir ...

 
Kot vidim, sklepanje (h ** p: / / www.angelfire.com/in/rajesh52/verilogvhdl.html) je:
"Izbira HDL je pokazala, da ne temeljijo na tehnične zmožnosti, ampak na: osebne nastavitve, EDA orodja razpoložljivosti in komercialnih, poslovnih in tržnih vprašanjih".
Nimam nič za dodati.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top