VHDL - ura narašča in sodi roba Prenemaganje

[n3utr0]

Pozdravljeni, je mogoče vplivati na isti signal v naraščajoče robu, nato pa se uvrščajo robu iste ure? na primer: if (clock'event in ura = '1 'in omogoči = '1'), potem s1

 

[FvM]

Ne v sintezo, povzroči FFS sproži na obeh straneh ne obstajajo, razen v nekaterih CPLD družinah. Obstajajo zamenjave, ki uporabljajo two FFS in kombinacijskih logiko. Glejte povezavo na v eni od različnih iste teme edaboard temo. http://www.edaboard.com/viewtopic.php?t=325632

 

[kvingle]

kot so CPLD coolRunner II s Xilinx