V
vvsvv
Guest
lahko uporabim oba rising_edge (CLK) in falling_edge (CLK) v samo enem procesu?
ali v eni arhitekturi?
<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />
thx;
izvorno kodo, lahko prav tako:
uporaba ieee.std_logic_1164.all;
......
CLK: std_logic;
......
če rising_edge (CLK) potem
out_a <= '1 ';
elsif falling_edge (CLK) potem
out_b <= '1 ';
end if;
.......
Smem to narediti?
Če bi lahko, lahko te oznake sinteza?
hvala še enkrat!
<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rolling Eyes" border="0" />
ali v eni arhitekturi?
<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />
thx;
izvorno kodo, lahko prav tako:
uporaba ieee.std_logic_1164.all;
......
CLK: std_logic;
......
če rising_edge (CLK) potem
out_a <= '1 ';
elsif falling_edge (CLK) potem
out_b <= '1 ';
end if;
.......
Smem to narediti?
Če bi lahko, lahko te oznake sinteza?
hvala še enkrat!
<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rolling Eyes" border="0" />