VHDL sintezo napake

[casual3_2002]

Jaz sem novi v VHDL.

Imam podjetje, ki je signal opredeljena kot "generična", in se uporablja v podjetju.
Sinteza napaka se glasi takole: uporablja konstantno??ki ni bila dana vrednost.
Jaz sem z uporabo DC prevajalnik ukaza: branje f VHDL file.vhd

Hvala!

 

[maksya]

Moraš napisati nekaj podobnega, da:

ENOTI test IS
generično (generic_value: integer: = 7);
pristanišču (...
sig: v std_logic_vector (generic_value downto 0);
...
);
END test;

Zato bo bolje, če post your code here.

 

[vlsi_whiz]

Ja, maksya ima prav.If you do not, the synthesis tool will not know how to generate that piece of hardware.

Napaka je, ker niste dobili vrednosti Generic. Pri uporabi Generics v VHDL ali Verilog parametri, boste morali dati začetne vrednosti do njih.

Če ne, sintezo orodje ne bodo vedeli, kako ustvariti, da kos strojne opreme.

Na primer, če uporabljate generična določiti BUS, vendar vam ne dajejo začetno vrednostjo, sintezo orodje ne bodo vedeli, kako se lahko signali so tam v BUS ali širina BUS.Lahko spremenite vrednosti generičnih ko instantiate te enote v drugi design.

 

[deva_eda]

casula3,

Generics v VHDL so protipostavka parametrov v verilog.Podobno kot parameter vrednosti generičnih treba availabled po pripravo Desing.

Na primer, morda ne zagotavlja vrednost generičnih, medtem ko izjave, vendar vrednost ne sme biti sprejet, medtem ko o primeru sestavnih delov.

 

[xysafety]

Drugi podatki o generični sintezo:
samo "ali celo fizično" je mogoče podpreti v sintezi.

 

[omara007]

xysafety wrote:

Drugi podatki o generični sintezo:

samo "ali celo fizično" je mogoče podpreti v sintezi.