vhdl kodo za (7,4) Ciklički kod generacije

[pardhu]

Zdravo prijatelji sem pardha saradhi ...... i izpeljal naslednjo kodo vendar se napaka "predpona za atribut" Če mora biti statični signal ime ".prosim pomagajte mi, da odpravi to syntax error .... hvala uarhitektura Vedenjska cikličnega je
Signal k, l, R1, R0, r0i, r0o, r1i, r1o, r2i, r2o: std_logic;

začeti
procesa (d, g, ura)
funkcijo and_2 (I0, I1: std_logic) vrnitev std_logic je
začeti
vrnitev (I0 in i1);
end and_2;
funkcijo xor_2 (I0, I1: std_logic) vrnitev std_logic je
začeti
vrnitev (I0 XOR i1);
end xor_2;
funkcijo dffp (CLK, I0: std_logic) vrnitev std_logic je
spremenljivke o: std_logic;
začeti

if (clk'event in CLK ='1 '), potem
o: = I0;
sicer o: ='0 ';
konca, če;
o vrnitvi;
end dffp;

začeti
r2o <='0 '; r0i <='0'; r1i <='0 '; r2i <='0'; r0o <='0 '; r1o <='0';
za i in 3 downto 0 zanka

r0i <= xor_2 (d (i), r2o);
R0 <= r0o;
r0o <= dffp (ura, r0i);
K <= and_2 (g (1), r0i);
r1i <= xor_2 (K, R0);
r1 <= r1o;
r1o <= dffp (ura, r1i);
l <= and_2 (g (2), r0i);
r2i <= xor_2 (l, r1);
r2o <= dffp (ura, r2i);
konec zanke;
v (6) <= r0o, V (5) <= r1o; proti (4) <= r2o; v (3) <= d (3);
V (2) <= d (2); proti (1) <= d (1), V (0) <= d (0);
koncu postopka;
Vedenjski end;

 

[news]

W ostatnim kwartale 2010 roku na rynku pojawiły się 94 mln smartfonów - to ponad 75% więcej niż w analogicznym okresie roku poprzedniego.

Read more...

 

[Marcel Majoor]

Se napaka nanaša na vas, ker ste uporabili imena "CLK" namesto svojega signala imenom "clock" vašega proces "občutljivost seznam.
Tukaj je "syntax checkable" različica kodo (izvajanje ne).Sem dodal nekatere signale, tako da bi lahko zbirali (I prevzame manjkajo signali so v "subjekt" vaše kode.

Koda:

-------------------------------------------------- --------------------------------

- Company:

- Engineer:

--

- Create Date: 09:29:54 07/04/2009

- Design Name:

- Module Name: Test - Vedenjski

- Project Name:

- Target Devices:

- Orodje za različice:

- Opis:

--

- Območja:

--

- Revision:

- Revizija 0,01 - File Created

- Additional Comments:

--

-------------------------------------------------- --------------------------------

library IEEE;

Uporaba IEEE.STD_LOGIC_1164.ALL;

Uporaba IEEE.STD_LOGIC_ARITH.ALL;

Uporaba IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment naslednjo izjavo, če je knjižnica instantiating

---- Koli Xilinx primitivi v tem zakoniku.

- Knjižnica UNISIM;

- uporaba UNISIM.VComponents.all;Podjetje Test je

koncu preskusa;arhitektura Vedenjska preskusa sesignal d: std_logic_vector (3 downto 0);

signala g: std_logic_vector (2 downto 0);

signal proti: std_logic_vector (6 downto 0);

signalne ure: std_logic;Signal k, l, R1, R0, r0i, r0o, r1i, r1o, r2i, r2o: std_logic;začeti

procesa (d, g, ura)

funkcijo and_2 (I0, I1: std_logic) vrnitev std_logic je

začeti

vrnitev (I0 in i1);

end and_2;funkcijo xor_2 (I0, I1: std_logic) vrnitev std_logic je

začeti

vrnitev (I0 XOR i1);

end xor_2;funkcijo dffp (CLK, I0: std_logic) vrnitev std_logic je

spremenljivke o: std_logic;

začetiif (clock'event in ura ='1 '), potem

o: = I0;

sicer o: ='0 ';

konca, če;

o vrnitvi;

end dffp;začeti

r2o <='0 '; r0i <='0'; r1i <='0 '; r2i <='0'; r0o <='0 '; r1o <='0';

za i in 3 downto 0 zanka

r0i <= xor_2 (d (i), r2o);

R0 <= r0o;

r0o <= dffp (ura, r0i);

K <= and_2 (g (1), r0i);

r1i <= xor_2 (K, R0);

r1 <= r1o;

r1o <= dffp (ura, r1i);

l <= and_2 (g (2), r0i);

r2i <= xor_2 (l, r1);

r2o <= dffp (ura, r2i);

konec zanke;

v (6) <= r0o, V (5) <= r1o; proti (4) <= r2o; v (3) <= d (3);

V (2) <= d (2); proti (1) <= d (1), V (0) <= d (0);

koncu postopka;Vedenjski end;