VHDL kodo nujne potrebe

[vinodkumar]

hi frns.iam izvajanju algrthm na FPGA, v katerem i treba ukvarjati z vložki, ki r real.what vem, se pravi pristanišča r ne synthesizable.so plz helpme ven za pretvorbo pravi, da std_logic.

 

[manish12]

Ni mogoče priti v DEL VHDL V REAL SO ERROR .... ALI JE. Je tudi sam izkazati PROB. SO Rešitev je UPORABE STD LOGOC v opremi in po jemanju tega KOT VHOD NA TO CHIP uporabljajo koncept eksponent / mantise. Spremembi te BINARY V umesti v REAL. STE programske opreme kot tudi HARDWARE probleme. KAJ ZUNANJE je povezan.