VHDL kode razumevanje problema

[brunokasimin]

Pozdravljeni,

I Hava modul VHDL imenovane hello_med1.vhd.The kod so:knjižnica IEEE;
uporaba IEEE.std_logic_1164.all;
uporaba IEEE.numeric_std.all;

knjižnica zpu;
uporaba zpu.zpupkg.all;

Podjetje je Hello_Med1
generične (
WORD_SIZE: naravna: = 32, - 32 bitov podatki o poti
D_CARE_VAL: std_logic: = '0 '; - Izpolnite vrednosti, sem dobil boljše rezultate z njo
CLK_FREQ: pozitivno: = 50, - 50 MHz ure
Brate: pozitivno: = 115200, - RS-232 baudrate
ADDR_W: naravna: = 18, - 18 bitov naslovnega prostora = 256 kB, 128 kB I / O
BRAM_W: naravna: = 14), - 14 bitov pomnilnika prostora = 16 kB
pristanišča (
clk_i: v std_logic; - CPU clock
rst_i: v std_logic; - Reset
rs232_tx_o: od std_logic; - UART Tx
rs232_rx_i: v std_logic), - UART Rx

stalna BRD_PB1_I: string: = "D19", - SWITCH8 == S2
stalna BRD_CLK1_I: string: = "AA12", - 50 MHz ure
- Stalno BRD_CLK1_I: string: = "AB12", - 40 MHz ure
- UART: neposredna 01:01 kabel
stalna BRD_TX_O: string: = "L4", - UART 1 (J1) TXD1 DB9 pin 2
stalna BRD_RX_I: string: = "L3", - UART 1 (J1) RXD1 DB9 pin 3

------------
- Pinout -
------------
atribut LOC: string;
atribut IOSTANDARD: string;
stalna IOSTD: string: = "LVTTL";

atribut LOC rst_i: signal BRD_PB1_I;
atribut IOSTANDARD od rst_i: signal IOSTD;
atribut LOC clk_i: signal BRD_CLK1_I;
atribut LOC rs232_tx_o: signal BRD_TX_O;
atribut IOSTANDARD od rs232_tx_o: signal IOSTD;
atribut LOC rs232_rx_i: signal BRD_RX_I;
atribut IOSTANDARD od rs232_rx_i: signal IOSTD;
Zato podjetje Hello_Med1;

arhitektura FPGA za Hello_Med1 je
komponenta je ZPU_Med1
generične (
WORD_SIZE: naravna: = 32, - 32 bitov podatki o poti
D_CARE_VAL: std_logic: = '- X "Izpolnite vrednost
CLK_FREQ: pozitivno: = 50, - 50 MHz ure
Brate: pozitivno: = 9600; - RS232 baudrate
ADDR_W: naravna: = 18, - 18 bitov naslovnega prostora = 256 kB, 128 kB I / O
BRAM_W: naravna: = 15), - 15 bitov RAM prostora = 32 kB
pristanišča (
clk_i: v std_logic; - CPU clock
rst_i: v std_logic; - Reset
break_o: od std_logic; - Break izvajajo
dbg_o: od zpu_dbgo_t; - Debug info
rs232_tx_o: od std_logic; - UART Tx
rs232_rx_i: v std_logic), - UART Rx
end komponente ZPU_Med1;
začeti
zpu: ZPU_Med1
generično karto (
WORD_SIZE => WORD_SIZE, D_CARE_VAL => D_CARE_VAL,
CLK_FREQ => CLK_FREQ, Brate => Brate, ADDR_W => ADDR_W,
BRAM_W => BRAM_W)
pristanišča zemljevid (
clk_i => clk_i, rst_i => rst_i, rs232_tx_o => rs232_tx_o,
rs232_rx_i => rs232_rx_i, dbg_o => odprto);
end arhitektura FPGA, - Subjekt: Hello_Med1

Imam še eno VHDL modul, ki je pozval ZPU_Med1.vhd.Now želite vključiti moj prejšnji modul VHDL, hello_med1.vhd v moji top-design ravni entity.Should i so po moje ZPU_Med1.vhd?To je bilo zame zavajajoče, ker jaz že ZPU_Med1 v moji hello_med1.vhd .. Ali to pomeni, da je dejansko ZPU_Med1.vhd že v moji hello_med1.vhd?

Vsaka pomoč i zelo appreciate.Thx

S spoštovanjem,
Bruno

 

[lordsathish]

Vi potreba ne vključujejo ZPU_Med1.vhd v vašem top modulu ravni.
Toda medtem ko zbiranje moraš imeti vse kode za zbiranje ...