VHDL-AMS Delta Sigma Modulator

[gsuarez]

Živjo,

Jaz sem trenutno delajo na 2. Sklep Delta Sigma Modulator (SDM) v VHDL-AMS.Im 'using hrčka in Simplorer kot simulatorji.Sem mogel simulirati pravilno 1. Sklep SDM, vendar, ko sem poskusil drugega reda Model sistem postane nestabilen.Model je Nesavršen, so integratorji izvajajo z uporabo enoti prehodno enačb odvisne od parametrov OTA.Jaz sem z uporabo skladnega signal vnos-3dB 30.1kHz in nadvzorčenje razmerje 48 za največjo frekvenco vnos 200KHz (pogostost vzorčenja ~ 19.2MHz).Imam enak sistem v Simulink in tovarna lep.Če lahko nekateri pomoč mi prosim.

George

 

[feel_on_on]

so u kodiranje Delta-Sigma modulator z VHDL-A /?

 

[gsuarez]

Pravzaprav sem kodirana model v Verilog-in VHDL-AMS.Nikoli se potrudil-VHDL.I got to ki dela za obe, (Verilog-v Cadence Spectro in VHDL-AMS v Ansoft Simplorer V6 & v7).Če želite več podrobnosti pustiti mi znanje.Hvala za post in opravičujem za velike zamude pri odgovorih.

George