Verilog zakonika prosim pomoč !!!!!!!!!!!!!

[ntropy]

Rabim pomoč prikazovanje dolžnost cikla dohodni signal 1 MHz.Izhodna številka bo prikazana kot hex vrednost / ascii številko.Prosim pomoč!

Za povratne informacije, da sem z uporabo špartanski 601 starter kit krovu.Z uporabo pod pogojem, referenčni bazi oblikovanje vmesnika obstaja drugi jeziček, da je uporabnik določeno poglavje.Uporabnik je omogočilo, da izberete nadzor bitov (8 bitov).Cilj je, da se lahko izbere nadzorni bit 0000 0001 in izberite Pošlji in so želeni cikel kanal dajatve, ki se prikaže.Cilj je, da je deset kanali, ki lahko spremljam obratovalni ciklus.

 

[Umair_ali]

Najprej morate ugotoviti frekvenco, na kateri bo design ur teči ...Domnevam torej u uporabljate 50Mhz .....to pomeni, da najvišja hitrost vzorčenja za želeno signal (ki je 1MHz) je 50 ......tako dolžnost ciklusa, lahko imajo razpon 0-50 ....Naloga je preprosta, vzorec vaše up prihaja signal in se nato odloči za kolikokrat signal je veliko .....in dobiš želenega rezultata ....in za n-kanalov ...preprosto posnema kodo n-krat .....izračun dajatev cikla za vsak kanal ločeno, toda samo izhod izbranega kontrolnika bit .................................... .Bom upload kodo ....Zelo kmalu.

Upam, da ti pomagal!

 

[aftermorning]

Umair_ali dobi točko in mislim, da lahko upconvert glavno uro z diklorometanom.potem natančnost Predstava bo bolje.

 

[ntropy]

Hvala Umair_ali za vašo pomoč.To je zelo cenjeno.Jaz sem z uporabo 50 MHz CLK signal, vendar bi rad razpon 0-100%, ki se prikaže za vsak kanal - morda sem narobe razumel, kaj si rekel.Upam, da lahko objavljajo svojo kodo in lahko dela to.Čakam na vaš odgovor za sem stuggling s tem problemom.Hvala še enkrat za vašo pomoč

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Zelo vesel" border="0" />

.