Verilog vprašanje - zaporedje vs vzporedno

[woodde123]

Hi Imam problem Verilog kodiranja:

V nadaljevanju je tisto, kar želim storiti:

Ko sem pritisnite gumb za nalaganje številko, vsebina vrednost_1 je premaknjena vrednost_2, vsebina Current_Value je preselil v vrednost_1, in vsebina input_data se preselijo v Current_Value.
Vendar pa po izvršitvi naslednjo kodo, vrednost_1 in vrednost_2 trgovina z enako vrednostjo kot Current_Value.Kako popraviti kodo?Kako lahko dobim izjavo, izvedenih v določenem zaporedju?

Prosim pomoč.

...
vnos [1:0] input_data;
reg [1:0] vrednost_2, vrednost_1, Current_Value, Current_Value_Temp;

Vedno @ (posedge CLK)

začeti
if (reset) / / visoko aktivnih
začeti
Vrednost_2 = 2'b0;
Vrednost_1 = 2'b0;
Current_Value = 2'b0;
konec

else if (obremenitev) / / visoko aktivnih
začeti
Vrednost_2 = vrednost_1;
Vrednost_1 = Current_Value;
Current_Value = input_data;
konec

konec
...

 

[jbeniston]

Moral bi biti z <= namesto =

 

[woodde123]

Poskušal sem "<=" vendar mi je dal enak rezultat.

 

[Digital-L0gik]

Menim, da ne blokira naloge bi bilo treba določiti to vprašanje, jaz dont znanje zakaj to didnt za vas.Kako ste testiranje to kodo?

 

[tkbits]

Z "pritiskom na gumb" Predvidevam, da rabiš pravi strojno opremo.

Ali uporabljate gumba za vožnjo ura signal?
Če je tako, morate debounce uro signal.

Če ne, ste vožnjo urni signal s oscilator signal, in vožnja obremenitev signal s svojim gumb?
Če je tako, potem vaša ura signal je prehitro.Vi ste ne vidim kratkoročno trenutka, ko so rezultati različni.