verilog vprašanja

P

phoenix_pavan

Guest
Je Verilog (ali katero koli zadevo, ki HDL) je sočasne ali zaporedne jezik?

Kakšna je funkcija občutljivosti seznama?

Zakaj bi testbench ne bi žebljički (port) na to?

Ob razglasitvi flip flop, zakaj ne bi prijavilo svojih izhodna vrednost v pristanišču izjavo?

 
Kakšna je funkcija občutljivosti seznama?
Prehod na kateri koli od več signalov ali dogodke lahko povod za izvedbo izjavo ali blok izjav je znana kot občutljivost seznamu.Signali, ki se sprožijo, bi šel v občutljivosti seznam.Ključne besede ali se uporablja za določitev več sprožilcev.Občutljivost seznam mogoče je specificirati tudi z uporabo, (vejica) operator namesto ali operaterja.

Je Verilog (ali katero koli zadevo, ki HDL) je sočasne ali zaporedne jezik?

Razlika med C in HDL je HDL so hkrati, medtem ko je C zaporedna.
tako verilog & VHDL r sočasno (=>)

 
Razlika med C in HDL je HDL so hkrati, medtem ko je C zaporedna.
tako verilog & VHDL r sočasno (=>)

Kako to, da verilog in VHDL so sočasno jezike? Lahko podrobno razloži ...
mislim verilog in VHDL sta vzporedni in zaporedne izvedbe v to ..Dodano po 35 sekundah:Razlika med C in HDL je HDL so hkrati, medtem ko je C zaporedna.
tako verilog & VHDL r sočasno (=>)

Kako to, da verilog in VHDL so sočasno jezike? Lahko podrobno razloži ...
mislim verilog in VHDL sta vzporedni in zaporedne izvedbe v to ..

 
Strinjam se, da je tako zaporednih in sočasno usmrtitev ..

V verilog blokiranje izjavah r sekvenčna, ne blokira r hkrati ...

 
Da Tan u prav Inside proces vse izjave so zaporedne, medtem ko so drugi hkrati.V Verilog smo blokiranje = in ne blokira <= assigments.

 
Hi shobhitk,
Prosim explaine me, zakaj blokira se uporablja za sekvenčno in ne blokira za sočasno .. jaz sem nezmožen razumeti ...
hvala vnaprej ..

 
obravnava vsaka knjiga HDL bo pojasnila na vaša vprašanja

 
občutljivost seznam actuare se uporablja za simulator!

 
Mislim, da lahko zaprosi za knjigo odgovoriti na vsa vprašanja!

 

Welcome to EDABoard.com

Sponsor

Back
Top