P
phoenix_pavan
Guest
Je Verilog (ali katero koli zadevo, ki HDL) je sočasne ali zaporedne jezik?
Kakšna je funkcija občutljivosti seznama?
Zakaj bi testbench ne bi žebljički (port) na to?
Ob razglasitvi flip flop, zakaj ne bi prijavilo svojih izhodna vrednost v pristanišču izjavo?
Kakšna je funkcija občutljivosti seznama?
Zakaj bi testbench ne bi žebljički (port) na to?
Ob razglasitvi flip flop, zakaj ne bi prijavilo svojih izhodna vrednost v pristanišču izjavo?