Verilog / Sysverilog Test Bench Vprašanje

[Digital-L0gik]

Pišem preskusni napravi za DUT I izdelana.Vendar pa bi želel uporabljati nekatere zastava pomeni, da so v DUT hierarhije na preskusni napravi na ravni začelo nekaj testnih postopkov.Te zastave signali niso del moje primarne i / o za DUT.Kako lahko uporabi teh nižjih ravni DUT signalov v moji višjo raven preskusni napravi?
Last edited by Digital-L0gik
21. februar 2009 6:17, edited 1 v času celotnega

 

[anant]

Če želite uporabljati RTL signal, da ne pride na pin.morate dostop je hierarhično v testbench.

 

[Digital-L0gik]

Ja sem slišal o tem, vendar nisem prepričan, kaj je sintaksa je to naredil.Je to, kako si to naredil?Bo to tudi dela za signale, ki so celo nižje od dut?

Koda:modul y (...);

.....

reg flag1;endmodule: ymodul x (...);

.....

reg flag2;y i1 (....) / / instantiate yendmodule: x//--------------------------------------------

modul xtb ();

x i (....); / / instantiate dut.Vedno @ (i.flag2 ali i.i1.flag1)

primeru (i.flag)

....endmodule: xtb

 

[ljxpjpjljx]

prav tako kot skupni rabi v SV lahko dobite signal pri oblikovanju!

 

[PRA]

Na primer, če imate testbench datoteko kot top.v če u instantiated dut in da dut u želite dostop do registra x v bloku blka

potem u potrebo po uporabi top.dut.blka.x (u lahko uporabite veljavnosti n javnost za spremembo, ne glede kaj vozi x)

upanje to pomaga v jasno razumevanje

 

[Digital-L0gik]

Hvala za pomoč, je jasno, zdaj!

 

[fpga_asic_designer]

hi PRA,
strinjam se z vašo točko.ampak mislim, da je vrsta izražanja, lahko uporablja le za verilog.

wut je treba uporabiti za vhdl?Vem v ncsim lahko uporabljate nekatere posebne funkcije, ampak ga lahko samo priznane s ncverilog.PRA wrote:

Na primer, če imate testbench datoteko kot top.v če u instantiated dut in da dut u želite dostop do registra x v bloku blkapotem u potrebo po uporabi top.dut.blka.x (u lahko uporabite veljavnosti n javnost za spremembo, ne glede kaj vozi x)upanje to pomaga v jasno razumevanje

 

[PRA]

Nisem prepričana o VHDL ampak počutim isto bo tam, da v nasprotnem primeru postane zelo težko preveriti veliko modelov v VHDL.
Veliko EDA družb bo VHDL za svoje modele preveč ...
Lahko nekdo, ki r strokovnjakov v VHDL lahko vam povem o temfpga_asic_designer wrote:

hi PRA, strinjam se z vašo točko.
ampak mislim, da je vrsta izražanja, lahko uporablja le za verilog.wut je treba uporabiti za vhdl?
Vem v ncsim lahko uporabljate nekatere posebne funkcije, ampak ga lahko samo priznane s ncverilog.
PRA wrote:

Na primer, če imate testbench datoteko kot top.v če u instantiated dut in da dut u želite dostop do registra x v bloku blkapotem u potrebo po uporabi top.dut.blka.x (u lahko uporabite veljavnosti n javnost za spremembo, ne glede kaj vozi x)upanje to pomaga v jasno razumevanje