N
nag123
Guest
Hi all, Jaz sem novi v Verilog. Imam izvajajo mux in testbench v Verilog. I simuliranimi design. vendar ni signal prikazan v oknu objekt za gledanje. Nisem mogel videti mux o primeru komponento. Mi lahko pomagate? Tukaj je koda modul mux (q, IN1, in0, s), izhod q, vhod IN1, in0, s; žice tmp; dodeliti q = v 1 & s | in0 & (s!); Dodelite tmp = v 1 & s; endmodule modul top, q žice, žice IN1, in0, s; reg in1i, in0i, si; (.... q (q), v 1 (in1i), in0 (in0i), s (si)) mux mux0; začetni začeli in1i = 1'b0; in0i = 1'b1; si = 1'b0; koncu se vedno začnejo # 10 in1i = in1i;! # 50 in0i = in0i; # 20 si = si;! koncu dodeli v 1 = in1i; dodeliti in0 = in0i; dodeliti s = si; endmodule