Verilog netlist backannotation from.sdf datoteko, s ModelSim

[Pti_Biscuit22]

Hello everyone,

Jaz sem simuliranje, s ModelSim 6.1b, komponenta, ki združuje 2 SRAM bloki.Te bloke so na voljo throug 0.13ľm knjižnice od STMicroelectronics (SPHS9gp).Pred izvedbo simulacije, sem ustvarila netlist Verilog moje komponente, kot tudi. Sdf datoteko s Synopsys Design Compiler.Na žalost, ko sem prost simulacijo, saj ne na netlist korak backannotation.

: Failed to find matching specify module path) which indicates it is unable to relate my Verilog netlist and the .sdf file.

ModelSim prikaže sporočilo o napaki (VSIM-SDF-3261:
ni uspelo najti pot, ki ustreza opredeliti modul), ki kaže, da ni sposobna, da bi povezali svoje netlist in Verilog. Sdf datoteke.Natančneje, to se zgodi le takrat, ko je ModelSim branju. Sdf datoteke oddelek, ki ustreza SRAM blokov!To je res čudno in res ne vem, kako rešiti ta problem.Najlepša hvala za vašo pomoč.

S spoštovanjem,

Erwan

 

[ljxpjpjljx]

lahko potrdite sdf datoteka se ujema z vašim verilog kodo?

 

[Pti_Biscuit22]

No, pravzaprav moj del vključuje SRAM blokov, obdan z lepilom logika.Torej, datoteke. Sdf tekmah moje verilog koda za lepilo logiko, ne pa za SRAM blokov.No opozorilo ali sporočilo o napaki se izda do ModelSim začne obravnavo. Sdf datoteko oddelku v zvezi z SRAM bloki.

 

[paulki]

Hi PTI,
Menim, da problem zapisa SDF le v pomnilnik modela (bahavioral spomin model brez časa args).Preverite pomnilnika modela za čas, povezanih informacij.Za prvi korak debug, u lahko preverite vse druge poti v netlist in ustreznih SDF, ali dejansko zapisovanje.

Hvala,
-Paul