verilog kodo za kontrolni signal (nujno)

[Ravindra oklic]

živjo,

hočem generet contro signal.which je treba veliko po 256 clock cikla (enkrat), potem je treba veliko po 128 ciklusa (dvakrat).

prosim predlagajte za to

 

[echo47]

I normalno uporabo števec za takšne stvari.

Ti ni povedal, kaj se začne zaporedje, ali kaj se zgodi po zaporedju konča.Jaz sem tudi prepričani, kaj misliš s "en čas" in "dvakrat".Im 'ugibati želite impulzi pri t = 256, t = 384 in t = 512.

Kaj pa ta?Morda boste želeli dodati reset input.
Code:

modul top (CLK, zagon, nadzor);

input CLK, začetek;

reg [8:0] count = 0;

output reg nadzor = 0;Vedno @ (posedge CLK) začeti

count <= count (začetek | (count! = 0));

kontrolni <= (count == 256-1) | (count == 384-1) | (count == 512-1);

konec

endmodule

 

[Thomson]

To se nanaša predvsem na eno FDM izvrševanje, če ste pravilno določili oblikovanje behaviro, in z natančnim opisom RTL mogoče doseči!