P
powercore
Guest
Rabim teči točno vrata ravni simulacijo, z uporabo Verilog, in ne najdem narašča in spadajo časovne zakasnitve osnovnih vrata (da ne omenjamo kompleksno vrata rabim)
<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Žalosten" border="0" />
podlagi različnih pogojev obremenitve (npr. 1,2,3,4 NOT vrata).
Tehnologija ni problem.Kako lahko ekstrakta teh info od standardnih celic knjižnici, če bi našli enega?
Ali lahko kdo pomaga?če je tako PM me!
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Nasmeh" border="0" />
<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Žalosten" border="0" />
podlagi različnih pogojev obremenitve (npr. 1,2,3,4 NOT vrata).
Tehnologija ni problem.Kako lahko ekstrakta teh info od standardnih celic knjižnici, če bi našli enega?
Ali lahko kdo pomaga?če je tako PM me!
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Nasmeh" border="0" />