Verilog, kako se zaskoči vrednost?

[adgjl40112]

Zdravo, fantje.Imam Verilog problem.
V Verilog, kako zakleniti vrednost?
Mislim, da imam števec, in želim, da se bo le enkrat.
Če sem dal števec v sekvenčni blok.To bo povečalo, ko vsak posedge ure prihod.To ni tisto, kar sem hotel.Želim, da bi povečali števec še do naslednjega da signal pride.

Kako lahko to dosegli?

Na primer, je moj prispevek
Koda:Vedno @ (posedge CLK)

začeti

if (A)

števec <= števec 1;

konec

 

[pavan.ps]

Lahko vam povem, ura uporabo u za ustvarjanje signal?
Reci, če u ustvari signal z manj kot uro CLK nato povečevanje števca večkrat.

 

[saurabhs]

Če prav razumem ur prob

Mislim, da šele sprememba občutljivosti seznam

Vedno @ (signal, na katerem u želijo izvesti vedno bloka)

 

[mux_master]

Kaj je signal?1 bit vrednost?Tako vaš števec setup zdaj bo povečala na pozitivne robu ure, kadar ni enako 0.Morda boste morali izboljšati svojo logiko, če je.

Na primer, ustvarite register za prejšnje vrednosti in register taktu.Potem prirastek vaš račun, ko! = A_prev.

 

[FVM]

Zveni kot slaba razlaga preprosto nameri.Ali želite prešteti vsak rob signal?Sinhronski odkrivanje robov lahko doseže z lahkoto:
Koda:reg as1, as0;

Vedno @ (posedge CLK)

začeti

as0 <=;

as1 <= as0;

if (as0 & &! as1)

števec <= števec 1;

konec