Verilog Compile Problem

[davyzhu]

Hello all,

Obstajajo tri zbira problem,

[1] naslov [15:0] = (addr [7:0], address_low [7:0]);
"naslov" in "address_low" je reg in "naslov" je vložek,

napake so
v bližini "[": pričakovali: IDENT,
blizu ",": pričakoval: "("
v bližini ")": pričakoval: "("

[2] else if (! Ale_n in psen_n in (naslov [15:8] == BASE_ADDR))

napake so
blizu "in": syntax error
blizu ")": pričakovali: ','; "

[3] primera (naslov [7:0])
STATUS_ADDR:

napake so
v bližini "STATUS_ADDR": pričakoval: ";"

BTW, kaj je IDENT?

S spoštovanjem,

Davy Zhu

 

[Big Boy]

Ali ste prepričani, da pripravijo za verilog, in ne VHDL?

Sintaksa zdi pravilno, težko povedati, ne da bi izvorno kodo kontekstu.

Morda ste pozabili "začeli" ali kakšno drugo izjavo pred napake, ex:

Vedno @ (posedge CLK)
izjavi 1;
izjava 2;
izjava 3;

Potem, ste v za čudne napake ...

 

[davyzhu]

Hello all,

Sem našel odgovor sam,
[1] mora biti naslov "žico"
[2] nadomestiti "in" s & &
[3] miss "endcase"
Last edited by davyzhu dne 11. avgust 2004 9:30, edited 1 v času celotnega

 

[Arthurzss]

[3], če izjava ni prazen, morate dodati ";" po njem.In uporabo "endcase" do konca primeru stavka.

 

[davyzhu]

BTW, kaj je v IDENT modelsim?

Vedno appares v sestavi napake.

S spoštovanjem,

Davy Zhu

 

[Big Boy]

IDENT je okrajšava za identifikator, kot v "pričakovali identifikacijska oznaka".

 

[gaonkc]

reg vrsta ni mogoče dodeliti brezžičnega tipa,
uporaba & & & ali nadomestiti "in"