J
jimjim2k
Guest
Živjo
Verilog-sprostitev v SmartSpice
Verilog-A pripada analogna Hardware Description Language (AHDL) razred računalniških jezikov.Te AHDLs se zdaj široko uporabljajo za pomoč pri zasnovi analognih sistemov z visoko stopnjo vedenjske oblike za kontinuiranih sistemov.
Verilog-A je podmnožica Verilog-AMS (Analog Mixed signala),
ki je opredeljena s standardom Open Verilog International (OVI), kot je podaljšanje IEEE 1364 Verilog HDL standard (Verilog Digital) [1].The Verilog-A, ki jih podpira SmartSpice je najnovejša različica 2.0 je opredeljen v marcu 2000.Dve vrsti opisu so možne v Verilog-A,
konstrukcijski opis in vedenjske opis.
Zbirajo ali razlagati Verilog-A jezik v kombinaciji s SmartSpice zagotavlja oblikovalcem z enostavno uporabo, celovito okolje za načrtovanje in preverjanje kompleksnih analognih in mešanih signalnih vezij.Zagotavlja izvršljiva specifikacija za celovitost modela in močna optimizacijo zmogljivosti za doseganje teh specifikacij o urniku.1.h ** ps: / / src.silvaco.com / ResourceCenter / sl / SimulationStandard / showArticle.jsp? leto = 2002 & article = a1 & mesec = apr
2.h ** p: / / www.silvaco.com /
products / behavioral_modeling / verilog_A_Datasheet.html
* -> T
tnx
Verilog-sprostitev v SmartSpice
Verilog-A pripada analogna Hardware Description Language (AHDL) razred računalniških jezikov.Te AHDLs se zdaj široko uporabljajo za pomoč pri zasnovi analognih sistemov z visoko stopnjo vedenjske oblike za kontinuiranih sistemov.
Verilog-A je podmnožica Verilog-AMS (Analog Mixed signala),
ki je opredeljena s standardom Open Verilog International (OVI), kot je podaljšanje IEEE 1364 Verilog HDL standard (Verilog Digital) [1].The Verilog-A, ki jih podpira SmartSpice je najnovejša različica 2.0 je opredeljen v marcu 2000.Dve vrsti opisu so možne v Verilog-A,
konstrukcijski opis in vedenjske opis.
Zbirajo ali razlagati Verilog-A jezik v kombinaciji s SmartSpice zagotavlja oblikovalcem z enostavno uporabo, celovito okolje za načrtovanje in preverjanje kompleksnih analognih in mešanih signalnih vezij.Zagotavlja izvršljiva specifikacija za celovitost modela in močna optimizacijo zmogljivosti za doseganje teh specifikacij o urniku.1.h ** ps: / / src.silvaco.com / ResourceCenter / sl / SimulationStandard / showArticle.jsp? leto = 2002 & article = a1 & mesec = apr
2.h ** p: / / www.silvaco.com /
products / behavioral_modeling / verilog_A_Datasheet.html
* -> T
tnx