VCD file generacije v VHDL

[muni123]

Hi all,
Ali lahko kdo priskrbeti se mi informacije o oblikovanju. Vcd datoteke v VHDL testbench
Moram ukazov, ki jih uporabljamo in kje hraniti teh ukazov znotraj testbench.
podobno $ dumpfile () v Verilog testbench ...

Thanks & Regards

 

[pini_1]

V mojem mestu, http://bknpk.no-ip.biz/I2C/leon_2.html, razložim kako (in zakaj), ki nastanejo I VCD iz VHDL datoteko:
VHDL komponenta za ustvarjanje VCD valov namesto GHDL VCD val dump možnost
GHDL ima zelo omejene zmogljivosti, kadar gre za ustvarjanje VCD valov.To niti proizvaja VCD za celotno konstrukcijo, namenjeno vsem simulacijo čas ...

 

[hys]

Prav tako je odvisno od simulatorja, ali pa podpira VCD file odlagališč ...
V primeru modelsim Mentor je, da je nekaj ukazov, kot
- VCD file
- Vcd dodaj <signal_name>
Ti ukazi se lahko uporabijo za dobiti vcd odlagališč izbrane signalov ..

S spoštovanjem,
Harish