Ustvari ustvarjenega ure v RTL (Verilog HDL)

[cafukarfoo]

Pozdravljeni Vsi,

Ali ima kdorkoli kakšno idejo, kako ustvariti ustvarjenega ure v RTL?.Kaj hočem doseči tu i želite ustvariti CLK2 iz CLK1, vendar
to CLK2 je premaknilo Mogoče 0.4n iz CLK1?

CLK1 bo neposredno izvirajo iz PLL.
Čeprav CLK2 se ustvari iz CLK1.

Bom pošteno uvaževati če vi moči izročiti mi kakšno idejo, kako
izvajanje CLK2 na RTL.Hvala.

 

[sam536]

Njegova slighly težko na RTL ravni.You need to oceno takoj pufre / Inverter Pais wrto ciljne tehnologije.Iz niza pufre / inv pari u morate izbrati celice, ki lahko prispevajo 0,4 ns odlašanja.lahko to vezje za zamudo vašega vnosa ura, da bi se ustvarila premaknilo uro.

Težave so: 1) Njen diffciut oceniti zamude celic z eno
ali večkratni runs sinteze.
2) Pri načrtovanju se bo v celoti technogy odvisne.
3) Točnost ure je odvisna od zamude celic in robom ne smejo macth nekaj krat.

S spoštovanjem,
Sam

 

[funzero]

če taktu> 0,4 ns, lahko preprosto napišite dodeliti # 0,4 CLK2 = CLk1;
Kaj je težko se za njeno izvajanje v fizični dizajn.

 

[cafukarfoo]

Kakšna je trenutna praksa v industriji za izvajanje ustvarjene ura od ura vir?

Hvala.

 

[megastar007]

clk2 je 0.4ns premik od clk1 se običajno opravi v backend. Ampak jaz dont razmišljati v RTL.In RTL, razdeliti ali večkratnik ure CNA treba storiti.Lahko kateri koli pripombe na to.

 

[rameshsuthapalli]

Hi All,

Mislim, da ne moremo design zamude celic je z 0,4 ns rtl.since je treba vedno conistant glede na VT conditions.so obstaja circuts v Analogni model, ki bo deloval kot conistant fazi shifter.since jih uporabljate o / p signal kot povratna informacija signala, ki bo fazo diffrence kot conistant.

s spoštovanjem,
Ramesh.