Ura izhod iz FPGA

[kirill]

Pozdravljeni! Xilinx Spartan 6 Ali obstaja način za izhod iz ure FPGA, razen z uporabo ODDR2 komponento? Moram izhod razdeli zunanji tokokrog ali pomnoži ura signal od PLL. Kdaj si se potrudil, da dodelijo izhod iz PLL za izhod iz VHDL modul, ISE ustvari napako o unroutable položaju, in predlaga uporabo oddr2 ali omejitev NET "XXX" CLOCK_DEDICATED_ROUTE = FALSE (lahko povzroči signal skew). FPGA je GCLK zatiči, ki se neposredno pripisujejo svetovne neto uro preko bufgs, ko sem poskušal priloženo močjo PLL na gclk, isto napako se je zgodilo. Torej, da ura izhod i morali uporabiti samo ODDR2, ali pisati ovirati nobene druge metode?

 

[mrflibble]

Ker kolikor vem, za Spartan-6 ni namenjeni ura rezultatov , boste morda celo želeli uporabiti ODDR2 kot uro izhoda. Feed je s CLK in ~ CLK za C1 in C2 v tem zaporedju, z 0 in 1 oziroma za dve vhodnih podatkov o ODDR2 primitivno.

 

[kirill]

hvala za odgovor! Da, sem že naredil s pomočjo oddr2. Ampak to je zanimivo, če imamo namensko blazinice, ki so povezane s svetovne neto uro, zakaj jih lahko uporabimo kot surovine, in ne moremo jih uporabiti kot rezultati? "Ker kolikor vem, za Spartan-6 ne obstajajo namenske real clock" do drugih FPGA so namenjeni rezultati?