ura delitev z VHDL?

[martur]

hello imam problem z VHDL. V bistvu sem wrot testbench datoteko za simulacijo moj design. v tej datoteki rabim dodeliti posebno vrednost, da signal v določenem periode. tako da sem uporabil ta izraz: CLK

 

[FvM]

Če je design posvečen nedavno FPGA družine, bi uporabili PLL množitelj uro. V nasprotnem primeru, ni dober način. Zamude celic Logic se lahko uporabljajo, vendar so močno prizadela proces, napetosti in temperature ("PVT") spremembe. Ali pa dobava faktor 4 večjo frekvenco ure.

 

[preet]

Dragi Marter, morate izvajati števec bitov n, če boste morali razdeliti vsako uro za 2 do moči "n". če imate specfic frekvenco zahteve povej mi podrobnosti vhodnih freq, izhodna frekvenca in "za" čas Regards Preet

 

[alexan_e]

če imate specfic frekvenco zahtevo, povej mi podrobnosti vhodnih freq, izhodna frekvenca in "za" čas

OP je bilo jasno, o zahtevah, ki jih je ura z obdobjem 100ns (10MHz) in želi uporabiti zamud 25ns, ki je v obdobju od 40MHz, tako FVM rekel, da lahko uporabite notranjo multiplikator frekvence ure, če so na voljo ali zunanjega ure 40 MHz. martur, domnevamo, da 100ns CLK je trenutno glavna (najvišja) urni frekvenci, na voljo v vašem sistemu in ne ura, ki je že razdeljen. Alex

 

[TrickyDicky]

Dragi Marter, morate izvajati števec bitov n, če boste morali razdeliti vsako uro za 2 do 'n' moč. če imate specfic frekvenco zahteve povej mi podrobnosti vhodnih freq, izhodna frekvenca in "za" čas Regards Preet

To je samo dobro, če uporabljate Rezultat tega števec kot uro omogočajo v vaši domeni bazo uro. Na splošno je slaba praksa, da uporabite izhod iz nasprotju z uro drugih evidenc. To je veliko bolj varno za uporabo PLL

 

[preet]

Dragi TrickyDicky, plz izdelati svojo točko z npr. to bo mi dovolite, da bolje razumeli. Regards, Preet

 

[TrickyDicky]

I dont imajo na primer - svoj šele slaba novica za uporabo števec kot uro za druge naprave. To lahko dela na trenutke, ampak lahko postanejo nezanesljivi brez predhodnega opozorila in vpliva temperature. Torej, namesto, da jo uporabljajo kot uro, uporabite kot ura omogoča:

 cnt_proc: proces (CLK) začeti če rising_edge (CLK) potem CNT

 

[preet]

Dragi TrickyDicky, koliko lahko i deliti z uporabo PLL Regards Preet

 

[TrickyDicky]

toliko, kot PPL bo. Oglejte si dokumentacijo za vaš FPGA. Običajno lahko dobite vse, od nekaj MHz do 100s MHz.

 

[jimmy_tag]

preverim kodo clock divider: [url = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] All About VHDL kode, PCB Oblikovanje in AVR: VHDL koda za Divider Clock [/url]

 

[std_match]

preverim kodo clock divider: [url = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] All About VHDL kode, PCB Oblikovanje in AVR: VHDL koda za Divider Clock [/url]

To je dober v teoriji, temveč za praktično design je bolj koristno za ustvarjanje uro omogočajo (signal, ki je visoka le za eno uro cikel) ali uporabite PLL. Ni priporočljivo uporabljati logiko / register / flip-flop učinek kot ura. Ura se lahko uporablja, kot je ta v VHDL:

 proces (CLK, rst_n), če rst_n = '0 'potem - je vse registre na vrednost reset elsif rising_edge (CLK) potem - to je lahko koristno, da so nekateri stvari tukaj - na primer nastavitev ustvarila ura omogoča, da nič, če clock_enable = '1 'potem - ne dela tukaj konca, če; end if; koncu postopka;

Ko clock_enable = 0 "proces bo vodila to državo. Ura omogoča se ponavadi proizvaja z isto uro, kot vezje, ki jih uporablja. Z ura omogoča, lahko imate močan sistem z veliko različnih "ure" (ura omogoča). Je robusten, saj je vse, kar je ustvarila z isto uro.

 

[jimmy_tag]

To je dober v teoriji, temveč za praktično design je bolj koristno za ustvarjanje uro omogočajo (signal, ki je visoka le za eno uro cikel) ali pa uporabite PLL. Ni priporočljivo uporabljati logiko / register / flip-flop učinek kot ura. Ura se lahko uporablja, kot je ta v VHDL:

 proces (CLK, rst_n), če rst_n = '0 'potem - je vse registre na vrednost reset elsif rising_edge (CLK) potem - to je lahko koristno, da so nekateri stvari tukaj - na primer nastavitev ustvarila ura omogoča, da nič, če clock_enable = '1 'potem - ne dela tukaj konca, če; end if; koncu postopka;

Ko clock_enable = 0 "proces bo vodila to državo. Ura omogoča se ponavadi proizvaja z isto uro, kot vezje, ki jih uporablja. Z ura omogoča, lahko imate močan sistem z veliko različnih "ure" (ura omogoča). Je robusten, saj je vse, kar je ustvarila ista ura.

koda na moji strani je Synthesizable . In to daje 100% izhod. Moral bi poskusiti prvi. In približno uro omogočajo, u lahko dodate neposredno signal, da moja koda ..

 

[TrickyDicky]

koda na moji strani je Synthesizable . In to daje 100% izhod. Moral bi poskusiti prvi. In približno uro omogočajo, u lahko dodate neposredno signal, da moja koda ..

Samo zato, ker je synthesisable doesnt pomeni, da njegova dobra ideja, da poučevati ljudi, ki ustvarjajo ure v logiki je dobra ideja. Moral bi ga spremeniti, da "op" je treba uporabiti kot bi katero koli drugo notranjo logiko, ne pa kot ura.

 

[FvM]

Ti bi moral spremeniti, da "op" je treba uporabiti kot bi katero koli drugo notranjo logiko, ne pa kot ura

Ampak ni zasnovan kot one-cikel visok clock omogočajo, ne pa 50% delovnem ciklu valovanje razdeljen uro. Na splošno lahko si predstavljam nekaj primerih, ko je dejal uro delilnik služi svojemu namenu, na primer ustvarjanje zunanjega uro izhod za zunanje naprave, vendar pa več primerih, ko je ura omogoča bi raje. Ob predpostavki, da nimate PLL za ustvarjanje ura z nič zamudo, je morda treba uporabiti slabo razdeljen rešitev ura za počasno domeno uro. Vendar bo čas zaprtja domene signalov prehodu dodate nekaj dodatnega truda design. Naslov teme je nekoliko zavajajoč, mimogrede, ker je originalni post je pravzaprav zahteva ura množenje, ne pa delitev.