N
neocool
Guest
Lep pozdrav vsem,
Imel sem vprašanje glede testiranja signalov v programu VHDL.Uporaba pristanišča vezani na signale ustvarja veliko voznih pri uporabi več modulov v okviru projektiranja, saj boste morali vmesnik se jih prav tako.
Slišal sem, da signali iz paketa, so vidni v preskusni napravi simulacijo in si lahko hitro dodate / odstranite jih na enem mestu (samo pakiranje), ko morate nekaj test.
Naslednji did ne opus navzlic.Signal iz paketa ni bila navzoča na Webpack ISE in Modelsim.
PAKET:Code:
Paket je monitor_signals
signal monitor: bit;
end monitor_signals;
Imel sem vprašanje glede testiranja signalov v programu VHDL.Uporaba pristanišča vezani na signale ustvarja veliko voznih pri uporabi več modulov v okviru projektiranja, saj boste morali vmesnik se jih prav tako.
Slišal sem, da signali iz paketa, so vidni v preskusni napravi simulacijo in si lahko hitro dodate / odstranite jih na enem mestu (samo pakiranje), ko morate nekaj test.
Naslednji did ne opus navzlic.Signal iz paketa ni bila navzoča na Webpack ISE in Modelsim.
PAKET:Code:
Paket je monitor_signals
signal monitor: bit;
end monitor_signals;