Treperenje v PLL

[gold_kiss]

Živjo,
Lahko kdorkoli pomoč mi.

Imam PLL modela, kjer je prstan VCO oscilator je Tekoči Starved.

No glavni problem, s katerimi se sooča, je Treperenje dobave, ki jih povzročajo hrup.

Prebral sem nekaj člankov na zmanjšanje Treperenje ponudbe, ki jih povzročajo odstopanja, z uporabo referenčne napetosti generatorja in uporabo replika pristranskosti vezja.

Zdaj ti dokumenti vsebujejo replika pristranskosti, temveč zamude celice so diferencirane odlašanja elementov s simetričnimi obremenitvami.

V mojem primeru sem preprost trenutne starved elementov.Kako lahko vključi Replica pristranskosti v taki konfiguraciji?

Vsaka pomoč je lahko zelo cenjeni.
Na zdravje,
Gold_kiss

 

[rfsystem]

Uporaba za prstan oscilator samostojne ponudbe.Kraj je nevezanost pokrovček za te dobave, ki je približno 5-20x vrata pokrovček v ta prstan oscilatorja.Delovne hitrosti ali frekvence za vašo prstan oscilatorja se nato približno linearno s to ponudbo, začenši od vsote dveh pragom napetosti.Uporabljajte dolga kanal PMOS 4-10x Lmin kot trenutni vir voziti prstan oscilator oskrbe.Je napajalna napetost ne doseže stabilno stanje, če je tok, ki ga prstan oscilator enaka injicirati.Torej sedaj PMOS vrat je vaš VCO input.Ta ureditev zagotavlja najboljše možne zavrnitve dobave.Za izolacijo substrat uporabo differentially ali prepletanje dveh lihih oscilatorjev.Nato substrat hrup je Comon način, ki je nekaj zavrnitev.Za zmanjšanje hrupa substrat vzponi uporabo klasičnih analognih postavitev tehnike.Proizvodnje za normalne oskrbe logiki bi bilo treba s pomočjo prevajalcev.Dve invertirani NMOS plus crosscouples PMOS.

Prosimo, pošljite vaše rezultate.Delite vaše izkušnje tudi z drugimi uporabniki in ne samo in izginejo.

 

[gold_kiss]

Zdravo rfsystem,
Cenim vaš odgovor.

Ampak ne pozabite, nisem začenja nov PLL (VCO) design.Moram najti rešitev za oskrbo z električno energijo nihanja.

Jaz sem uporabo Tekoči starved prstan oscilatorja.I am vplivanje na pmos roko z uporabo sedanjih ogledalo.V pmos veja ni nič drugega, ampak trenutna vira.

Ali moram za replika pristranskost v moje vezje in, če je to zagotovo potem kako načrtovanje tega replika pristranskosti?

Hvala še enkrat,
Gold_kiss

 

[rfsystem]

Zdravo gold_kiss,

Referenčni pristranskosti nekaj zavrnitev za nizke frekvence učinke, vendar je vprašanje ali povračila vaš vezja je, da sedanji viri vožnje posameznih vozlišč.Visoka frekvenca hrupa injektor je večji-drain dioda tvoj PMOS individula Vozel trenutni vir.Zaradi visoke frekvence delovanja, da vozlišča za vozlišče omejitev je tudi nizka.Zato visoko frekvenco zavrnitev je zelo omejeno.Ki je obravnavana v nekdanji vezja predloga.Če imate na vašem debug vezja na kovinskih ravni lahko visoke frekvence izolata večji.Priključite debelo z RC filter za VDD.To povzroča nekatere vertikalne PNP ukrepanje Če preklopite na VDD ampak z nekaj substrat stikov je sprejemljivo.Sicer boste morali uporabljati ločeno urejene ponudbe za PMOS virov.

 

[nuderen]

Zdi se, da je zelo težko realizirati

Useless pošti.
Opozorilo./ pisoiu

 

[uncle_urfi]

Dodaj induktorji v seriji z PMOS pristranskosti tranzistorjev.bo to najbolj zmanjšajo hrup injekcijo od dobave, ki jih o 4dB.in uporabiti ločene ponudbe za prstan, pridobljenih kot sledi.vdd ========= \ \ \ \ \ \ \ ====== ==== vddringče \ \ \ \ \ \ je Induktor

Tudi priložite nevezanosti pokrovček za vddring.

 

[andy2000a]

drugo zmanjšanje PLL Treperenje

1.spremeniti IO PAD -> PLL output imajo velike Treperenje vzrok z I / O celic
Mogoče ESD ali IO_pad ne power_cut ..

2.zmanjšanje VCO dajatev črpalka trenutni -> polnjenje črpalke trenutni korak
mala bo zmanjšalo Treperenje ..

3.VCO VCTR uporabo ščitAmpak imam eno vprašanje na VCO celic
Če želim design 4 faze diferencialno VCO celic in
dobili 8 fazi vala ..za Data recovery vezja
Dovolil sem vse vozlišča imajo enako Cap nakladanja ..
ampak realno čip še faza napako ..

zakaj?

kako zmanjšati VCO celic fazo?

 

[tlihu]

andy2000a wrote:

drugo zmanjšanje PLL Treperenje1.
spremeniti IO PAD -> PLL output imajo velike Treperenje vzrok z I / O celic

Mogoče ESD ali IO_pad ne power_cut ..2.
zmanjšanje VCO dajatev črpalka trenutni -> polnjenje črpalke trenutni korak

mala bo zmanjšalo Treperenje ..3.
VCO VCTR uporabo ščit
Ampak imam eno vprašanje na VCO celic

Če želim design 4 faze diferencialno VCO celic in

dobili 8 fazi vala ..
za Data recovery vezja

Dovolil sem vse vozlišča imajo enako Cap nakladanja ..

ampak realno čip še faza napako ..zakaj?kako zmanjšati VCO celic fazo?

 

[gold_kiss]

Hi Guys,
Cenim vaše odgovore.No, mi zdaj delite mojo malo izkušenj tukaj.Mi (PLL design team) so se-z nekaj novih rešitev, zlasti za zmanjšanje Treperenje, ki jih povzročajo ponudbe hrupa.

Kaj odlašanja elemente, ki jih uporabljamo v VCO v osnovi diferencialne elemente z zamudo symtrical bremen ... nekaj podobnih stvari, ki jih je predlagal Jon Meantis .... dokumentov.

Zdaj smo proučevali veliko možnosti ... IEEE JSSC itd ... in se končno odločili na Replica pristranskosti vezja.

Torej imamo nekaj podobnega

Treperenje zavrnitev circuiutry ----> op amp (visoka enotnost dobiček )----> pol zamude celic ----> za dobavo tirnic za VCO.

Treperenje zavrnitev vezja je preprosta Resitor Šestar n / w.

Op amp .... moramo dejansko delajo na svojem izhajajo spec .... verjetno če kdorkoli je resnično zainteresirani lahko objava je naslednji.

V Opamp je v bistvu napaka ojačevalnik ... tj af / b vezje.Simulacijski rezultati se prav tako lahko na voljo.

Na zdravje,
Gold_kiss

 

[eric1341]

Zdravo Gold_kiss
Bi lahko bolj pojasnite vaše Replica pristranskosti?
Katero koli posebno zahtevo za OP?
Jaz sem tudi obraz majhen problem.Zato se zdi, ne more sprejeti prevelik za Vsw ...
in če PMOS laod z velikimi W / L, se Vsw bodo manjše in dampling ko pri nizki frekvenci delovanja.