Timing analiza razdeljena na oblikovanje v Cadence SOC Encounter

A

anwei7208

Guest
Po zbrati particije, sem poskušal narediti statično časovno analizo za celotno zasnovo, vendar je čas poročilo kaže 0 zamude pri odbojniki na uro poti. Zdi se, da orodje ni obravnavalo žice obremenitev, medtem ko čas računalništva. V času analize za vsako posamezno particijo, pa se pot zamude pogledal v redu. Mi lahko kdo pove zakaj in kako popraviti? Sem zamudil nekaj po tem, ko zbere particije? Najlepša hvala.
 
assembleDesign skrbi samo fizične podatke. Prosimo, določene analize Mode, loadTimingCon po assembleDesign.
 
Živjo, je mogoče, da imate ne razmnožujejo vaše ure za STA? Ali še vedno IDEAL iz točke stati STA?
 
Hvala vam fantje za odgovore. Mislim, da je zato, ker najvišji ravni ura drevo je še vedno v idealni položaj. Bom pogled v to.
 

Welcome to EDABoard.com

Sponsor

Back
Top