Systemverilog modul verilog testbench

[mundravale]

Živjo,
Iskal sem funkcijo pokritosti podpora v svoj obstoječi verilog testbench.Eden od načinov za dosego tega je z uporabo sistema verilog pokritost konstrukt.Zanima me, če lahko napišete SV pokritost konstruirajo v skladu SV program / modul in vključiti ta modul notri verilog testbench.Will it work?Za SV konstrukt, ki se bodo izvajali, bomo morali vrh testbench iz SV ali verilog 2k bo naredil?

Hvala & Rgds

Dhananjay

 

[news]

Znana i ceniona na rynku marka AC Ryan wprowadziła do sprzedaży nowy odtwarzacz multimedialny - FLUXX Full HD Media Player. Urządzenie oprócz typowego odtwarzan...

Read more...

 

[aji_vlsi]

Dhananjay,
SV covergroup lahko znotraj modula / interface / program / razred
itd Če razumem svoje nastavitve pravilno, imate obstoječ Verilog TB DUT in želite dodati covergroup.Najlažja možnost, da bo uporaba SV
je zavezujoč funkcija za dosego tega cilja.

Na primer:

Koda:modul sv_fcov (input sig_a, sig_b, sampl_event);covergroup my_cg @ (sampl_event);

c1: coverpoint sig_a;

c2: coverpoint sig_b;

endgroup: my_cgmy_cg my_cg_0 = new ();

endmodule: sv_fcov

 

[mundravale]

Hej Ajeetha,

Hvala za vašo rešitev.Sem popolnoma enak setup.Zdaj je samo omejitev se morate imeti vse signale, ki so na voljo v vrhnjo TB modul pristanišče seznamov, ki ga želite uporabiti.Recimo, želim uporabljati nekatere signal iz submodule potem, da je signal, da se na vrh, čeprav ustrezajo modul pristanišče seznam.Kajne?Hvala še enkrat,

Dhananjay

 

[aji_vlsi]

mundravale wrote:

Hej Ajeetha,Hvala za vašo rešitev.
Sem popolnoma enak setup.
Zdaj je samo omejitev se morate imeti vse signale, ki so na voljo v vrhnjo TB modul pristanišče seznamov, ki ga želite uporabiti.
Recimo, želim uporabljati nekatere signal iz submodule potem, da je signal, da se na vrh, čeprav ustrezajo modul pristanišče seznam.
Kajne?Hvala še enkrat,Dhananjay