M
mendozaulises
Guest
Hi All,
Sem bil začuden če obstaja enakovredno metodo za določitev hdl_path v systemverilog tako kot v Specman.
V specman bi jo določite naslednje.
enota myunit (
....
);
myunit.hdl_path () = "top.decoder";
in nato naredite nekaj podobnega
veljavnosti myunit.data = 35;
kjer so podatki coulde tipa reg znotraj dekoder stopnji.
Zdaj ne morem storiti enako v systemverilog z uporabo vmesnika, ker če delam naslednji
dodeliti myInterface.data = top.decoder.data;
nato v testbench do
myInterface.data = 25; spremenljivke na vmesnik bo spremenjen, vendar fizična spremenljivka na "dekoder", na primer ne bo vplivalo.
Ali obstaja način, da sile notranjo register RTL brez navajanja celotno hierarhijo vsakič, ko želite modifiy to register?
Sem bil začuden če obstaja enakovredno metodo za določitev hdl_path v systemverilog tako kot v Specman.
V specman bi jo določite naslednje.
enota myunit (
....
);
myunit.hdl_path () = "top.decoder";
in nato naredite nekaj podobnega
veljavnosti myunit.data = 35;
kjer so podatki coulde tipa reg znotraj dekoder stopnji.
Zdaj ne morem storiti enako v systemverilog z uporabo vmesnika, ker če delam naslednji
dodeliti myInterface.data = top.decoder.data;
nato v testbench do
myInterface.data = 25; spremenljivke na vmesnik bo spremenjen, vendar fizična spremenljivka na "dekoder", na primer ne bo vplivalo.
Ali obstaja način, da sile notranjo register RTL brez navajanja celotno hierarhijo vsakič, ko želite modifiy to register?