** SYSTEM VERILOG **

[ankit12345]

Kaj je native testbench ?????

Kako uporabljam???

Kaj pa Systemverilog?? Je bolje uporabiti NVTB za SV??
Last edited by ankit12345 dne 27. marec 2007 12:53, edited 1 v času celotnega

 

[ankit12345]

Kaj pa funkcionalno covarage uporabi vcs?? V sistemu verilog.
trditev pokritost - vcs podpira.
Je to dovolj za funkcionalno pokritost??Dodano po 28 minutah:kakšen diff b / w zaporedje pokritost in pokritost premoženja??

 

[aji_vlsi]

ankit12345 wrote:

Kaj je native testbench ?????

 

[ankit12345]

Čakam odgovor .........

Kaj pa funkcionalno covarage uporabi vcs?? V sistemu verilog.
trditev pokritost - vcs podpira.
Je to dovolj za funkcionalno pokritost??

kakšen diff b / w zaporedje pokritost in pokritost premoženja??

Hvala vnaprej

 

[ankit12345]

V sv

Im implimenting preverjanje uporabe modulov, ki niso progam ........
Njegova ne popolno sv env.Its mešanico sv in v.

Imam razred v enem modulu in želim, da kar odpi drugih predmetov v modulu.

Kako to narediti??
lahko podpira hirarchial pot??

kakšno drugo rešitev??

 

[aji_vlsi]

ankit12345 wrote:

V svIm implimenting preverjanje uporabe modulov, ki niso progam ........

Njegova ne popolno sv env.Its mešanico sv in v.Imam razred v enem modulu in želim, da kar odpi drugih predmetov v modulu.Kako to narediti??

lahko podpira hirarchial pot??kakšno drugo rešitev??

 

[ankit12345]

Razglašen dogodek v vrh modul SV.

Im težaven za uporabo v progam.

Lahko jaz??

Hvala v ADVANCEDodano po 1 ur 6 minut:V sequencess ..... zakaj dogodkov se ne uporablja??

 

[aji_vlsi]

ankit12345 wrote:

Razglašen dogodek v vrh modul SV.Im težaven za uporabo v progam.Lahko jaz??

 

[ankit12345]

Zahvaljujoč Ajeetha,

Zdaj je moja koda dela lep.

 

[ankit12345]

Krožna dempendence je še vedno v specman, medtem ko uvažanju datotek.
Rešitev je ustvarjanje glavo datoteke.

Vreme ta obstaja v SV??
Je orodje odvisna?? R Laungauge odvisna??

 

[modelsim62c]

Ajeetha:

Omenili ste "Native Bench Test" (NTB)

Oprostite, asking 2. čas, vendar je ta namenjen Synopsys metodologijo?Ali pa je to šele trženja buzzword za opis Synopsys napredna simulator arhitektura?(Tj, dejstvo, da je native-zbirajo in izvajajo na gostiteljice-stroj s polno hitrostjo, za razliko od "posnemali", s pomočjo programov, ki trpijo za režijske PLI / VPI vmesnik.)

Jaz sem samo poskušam dobiti perspektivo, kar smo danes (IEEE Systemverilog 1800-2005) v primerjavi, kar je bilo ponujenih 3-4 leti ...

 

[aji_vlsi]

Živjo,

modelsim62c wrote:

Ajeetha:Omenili ste "Native Bench Test" (NTB)Oprostite, asking 2. čas, vendar je ta namenjen Synopsys metodologijo?

 

[mirno]

si lahko ogledate VMM

 

[darylz]

Mislim, da bi bilo lažje začeti z nekaj primerov.S tega vidika bo AVM od MentorGraphics bolj koristna za začetnika v SV.

 

[sujittikekar1]

Ali lahko kdo mi predlagamo dobre knjige za sistem verilog za preverjanje ..Jaz sem begainer.So hočem začeti z osnovami sistema verilog ...

 

[aji_vlsi]

sujittikekar1 wrote:

Ali lahko kdo mi predlagamo dobre knjige za sistem verilog za preverjanje ..
Jaz sem begainer.So hočem začeti z osnovami sistema verilog ...

 

[Foy]

sujittikekar1 wrote:

Ali lahko kdo mi predlagamo dobre knjige za sistem verilog za preverjanje ..
Jaz sem begainer.So hočem začeti z osnovami sistema verilog ...

 

[darylz]

Ja, ta knjiga je dober vpis.

 

[adsenthil]

Hai all,

Im trenutno učenje sistema verilog, moči poljuben nedoločni zaimek spodbuda mi vsako sklicevanje knjigo na svoj email nagonski adsenthil (at) rediffmail.com

Hvala.

 

[vzvod]

Kdo lahko primerjajo System C in System Verilog?
kar je bolje za testbench?
ankit12345 napisal:

Kaj je native testbench ?????Kako uporabljam???Kaj pa Systemverilog?? Je bolje uporabiti NVTB za SV??