"synthesizable"

[ramzitligue]

HI,
Kako lahko spremenim to navodilo (v VHDL), ki ni "synthesizable"
pripravljena <= '1 ', '0' po 20 ns;
z drugim, ki je "synthesizable"
hvala

 

[AdvaRes]

ramzitligue napisal:

HI,

Kako lahko spremenim to navodilo (v VHDL), ki ni "synthesizable"

pripravljena <= '1 ', '0' po 20 ns;

z drugim, ki je "synthesizable"

hvala

 

[ramzitligue]

Kot kaj?

 

[sko]

Ko sinteze zamuda ni posledica zamude širjenje vaše FPGA / ASIC vrata.ga ne potrebujete.
za simulacijo morate to vrsto pouka.
skočnega sklepa

 

[omara007]

ramzitligue napisal:

Kot kaj?

 

[semiconductorman]

Če poskušate sythesise design Dvomim, da boste imeli dostop do 20 sec uro.Namesto tega uporabite uro, da se vaša design je.Povej svoje design se kot vložek 1 Mhz uro, tako da je ura obdobje 1 USEC.Ti bi morali uporabiti veliko števec, da lahko računa upto sekund.Obstaja več načinov za izvajanje števec ta delež, vendar preden to storite, da anaylze vaš načrt, da vidim, če vi pošteno potreba to vrsto h / m podpore ali je to le timeout, ki ga izvajajo.

 

[SweetMusic]

: P
Nazadnje urejal SweetMusic na januar 10, 2009 15:13; edited 1 krat

 

[ramzitligue]

synthesizable pomeni, da ga lahko syntesize