synopsys design prevajalnik

[mathi]

Hi all, me zanima, če obstaja način preprečevanja design prevajalnika od odstranitev uporabljene igle pri pisanju vrata ravni netlist? Moja knjižnica je flip-flops z vhodi in izhodi deklariran kot sledi DFF (CLK, D, Q, QN). Ko sem shranite netlist z Desing prevajalnik ne upošteva vse neuporabljene QN izhod. To povzroča težave pri preverjanju. Ali obstaja način sem lahko sila design prevajalnik, da neuporabljene nožice?

 

[gong.kidd]

U lahko dodate nekaj parametrov, ko simulacijo na simulacijske programske opreme, kot NC

 

[Atre]

Pozdravljeni, morate nastaviti spremenljivko pred pisanjem tvoje netlist: verilogout_show_unconnected_pins Vso srečo! [Quote = mathi] Hi all, me zanima, če obstaja način preprečevanja design prevajalnika od odstranitev uporabljene igle pri pisanju vrata ravni netlist? Moja knjižnica je flip-flops z vhodi in izhodi deklariran kot sledi DFF (CLK, D, Q, QN). Ko sem shranite netlist z Desing prevajalnik ne upošteva vse neuporabljene QN izhod. To povzroča težave pri preverjanju. Ali obstaja način sem lahko sila design prevajalnik, da neuporabljene zatiči? [/Quote]

 

[rakesh_aadhimoolam]

Obstaja veliko brezplačno prenesete informacij abt DC ........ v tem sub-forum (ASIC) datum ima hrbet na 28. september 2004 stran ....( morda 118) Pojdite skozi to .. ....... veliko sreče ....................

 

[mathi]

Hvala Atre, sem dobil to delo.