Strukturna Koda za DFF

[jerryvikram]

Živjo, sem napisal kodo za strukturno DFF z uporabo prenosnih vrata. Diagram je priloženo. Toda, ko sem poskušal simulirati v iSim, nisem dobil moč precej sem dobil sporočilo, da: več kot 10000 iteracij. Kaj je narobe tukaj? knjižnica IEEE; uporaba IEEE.STD_LOGIC_1164.ALL; oseba DFF je pristanišče (Clk: v std_logic; D: v std_logic; Q: od std_logic); konec DFF, arhitektura strukturne od DFF je sestavni Tx_Gate vrata (SEL: v std_logic; selbar: v std_logic; ip: v std_logic; op: iz std_logic); konec komponenta, komponenta not1 vrata (ip: v std_logic; op: iz std_logic), konec del, za Tx_Gate_1, Tx_Gate_2, Tx_Gate_3, Tx_Gate_4: Tx_Gate uporaba oseba work.Tx_Gate (strukturna), za not_1, not_2, not_3, not_4, not_5: not1 uporaba oseba work.not1 (strukturna); signala ClkBar, N1, N2, N3, N4, N5, N6: std_logic; začeli Q

 

[lostinxlation]

HDLs niso namenjeni, da napišete takšen kodeks. V resničnem življenju, povratne inverter deluje kot varovalom, vendar veliko pozornost je treba narediti od točke vezja kota, in jaz ne mislim, da RTL lahko simulira dejanske električno vedenje, kot je ta. Takojšen problem tvoj je ste ustvarili časovni zanki z 2 pretvorniki, vendar pa ne bi smeli simulira dejanske stik z HDLs na prvem mestu.

 

[jerryvikram]

OH ... hvala .. jaz bi morala iti za vedenjske kode potem ...