J
jimjim2k
Guest
Živjo
Pred simulacijo VHDL kodo Behaviorally (ki jih uporabljamo VHDL Cadence skok čez upognjen hrbet), ki naj bi se sčasoma sintetizirani, najprej dobili za pripravo s Cadence skok čez upognjen hrbet (ker imamo veliko licence za to), nato pa prebral v Synopsys (samo Synopsys "analizirajo "oziroma" se glasi "ukaz je potrebno, se vam ni treba sintetizirati design dobiti pomembno opozorilo, navedenih v nadaljevanju) in si za opozarjanje in sporočil o napaki.
To vključuje tudi nekaj nasvetov za pisanje synthesizable kodo, vsaj za Synopsys VHDL and Design Compiler Compiler.
1.h ** p: / / www.arl.wustl.edu/ ~ JAF / strojne / tips.html
* -> T
tnx
Pred simulacijo VHDL kodo Behaviorally (ki jih uporabljamo VHDL Cadence skok čez upognjen hrbet), ki naj bi se sčasoma sintetizirani, najprej dobili za pripravo s Cadence skok čez upognjen hrbet (ker imamo veliko licence za to), nato pa prebral v Synopsys (samo Synopsys "analizirajo "oziroma" se glasi "ukaz je potrebno, se vam ni treba sintetizirati design dobiti pomembno opozorilo, navedenih v nadaljevanju) in si za opozarjanje in sporočil o napaki.
To vključuje tudi nekaj nasvetov za pisanje synthesizable kodo, vsaj za Synopsys VHDL and Design Compiler Compiler.
1.h ** p: / / www.arl.wustl.edu/ ~ JAF / strojne / tips.html
* -> T
tnx