std_logic_vector, da celo v VHDL

[dumindu89]

Pozdravljeni, Jaz sem poskušal pretvoriti std_logic_vector na celo število. Tukaj je, kako sem naredil celo std_logic_vector za konverzijo.

knjižnica IEEE; uporaba ieee.std_logic_1164.all; uporaba IEEE.NUMERIC_STD.ALL, podjetje programmable_divider je pristanišče (CLK: v std_logic; clk_out: od std_logic; divide_value: v std_logic_vector (9 downto 0)); end programmable_divider, arhitektura Vedenjska za programmable_divider je signal števec, programmable_divide: integer: = 0; začeli programmable_divide

 

[dftrtl]

Lahko potrdite, kar je rezultat natančen prikaz, ki ste jih opazili?

 

[alexan_e]

Mislim, da je napaka verjetno posledica izvajanja boja / delilnika namesto konverzije.

 

[dumindu89]

Tu je polno kode .. [Sintaksa = VHDL] knjižnica IEEE; uporaba ieee.std_logic_1164.all; uporaba IEEE.NUMERIC_STD.ALL, podjetje programmable_divider je pristanišče (CLK: v std_logic; clk_out: od std_logic; divide_value: v std_logic_vector (9 downto 0)); end delilnik ; arhitektura Vedenjska od delilnika je signal števec, programmable_divide: integer: = 0; začeli programmable_divide

 

[pini_1]

Pozdravljeni, jaz sem poskušal pretvoriti std_logic_vector na celo število. Tukaj je, kako sem naredil celo std_logic_vector za konverzijo. Ampak to ni dal pravilne izhod, ko vpišem 4 v binarni obliki (0000000100) v simulacijo preko Quartus II 7.2 (naprava: MAX II EPM240T100C5). Mislim delilnik treba deliti s 4 CLK. Namesto, da sem opazil okoli razkorak z 5 ali 6. Prosim, pomagajte mi rešiti ta primer

Morda boste želeli, da pogled na naslednjih povezavah kar mislim, da lahko dam kakšno idejo, in lepo. Primeri: "... v pretvorbo verilog v VHDL, to funkcijo. Ker je enostavno pisati, jaz ne trudim, da si knjižnico, ki ima to funkcijo koda VHDL za to funkcijo pretvorbe, je prikazan spodaj:. funkcija unsigned_to_logic_vec nepodpisano) vrnitev std_logic_vector je ... " + + + P :/ / bknpk.no-ip.biz/my_web/MiscellaneousHW/vhdl_function_convert_unsigned_to_std_logic_vec.html "... Debugging VHDL conv_integer funkcijo." Včasih funkcija strmoglavilo (z uporabo GHDL brez VHDL simulator): + + + p :/ / bknpk.no-ip.biz/my_web/MiscellaneousHW/vhdl_conv_integer_debug.html