Z
Zhane
Guest
Kako lahko naredim, da moje Spartan 3e starter krov vzeti vzorec v vsaki 8NS?
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
E
echo47
Guest
Nisi rekel, kaj ste vzorčenja, vendar lahko ustvarite 125 MHz (8NS) ure, ki jih instantiating a DCM (digitalni upravitelj ure) v svoj HDL in nato konfigurirajte pogostnost sintetizator (v CLKFX output) pomnožiti krovu 50 MHz ura z razmerjem 5 / 2.
Z
Zhane
Guest
Poskušam vzorec lpc avtobus za pc
Jaz sem čisto nova v tem in res ni jasno, kaj si rekel
kako lahko to storim?
Jaz sem čisto nova v tem in res ni jasno, kaj si rekel
kako lahko to storim?
Z
Zhane
Guest
Včasih sem takta Čarovnik za sprožitev DCM
ko sem dodeliti CLK2X_OUT za moje OUTCLK pristanišča, jaz strjena lava glej kaj, ko sem simulirati v ModelSim.Ampak ko sem dodeliti CLK0_OUT namesto,
vidim valov ...sem na pravi poti?
Oprosti, ampak, kar potrebujete za prijavo v to prilogo, da si ogledate
ko sem dodeliti CLK2X_OUT za moje OUTCLK pristanišča, jaz strjena lava glej kaj, ko sem simulirati v ModelSim.Ampak ko sem dodeliti CLK0_OUT namesto,
vidim valov ...sem na pravi poti?
Oprosti, ampak, kar potrebujete za prijavo v to prilogo, da si ogledate
E
echo47
Guest
I ne berejo VHDL zelo dobro, vendar vaša koda izgleda v redu.To simulira globe za mene, razen za UJET signal.
Če imate težave z UJET vedno nizka, to je znan bug v ISE 10.1:
http://www.xilinx.com/support/answers/30812.htm
Oprosti, ampak, kar potrebujete za prijavo v to prilogo, da si ogledate
Če imate težave z UJET vedno nizka, to je znan bug v ISE 10.1:
http://www.xilinx.com/support/answers/30812.htm
Oprosti, ampak, kar potrebujete za prijavo v to prilogo, da si ogledate
Z
Zhane
Guest
hmm
im uporabo 9.2i
potem pa ... kaj naj naredim glede mojega clk2x_out, da se zdi, da manjka?
im uporabo 9.2i
potem pa ... kaj naj naredim glede mojega clk2x_out, da se zdi, da manjka?
E
echo47
Guest
Ne vem.Mogoče 9.2i ali vaš simulator je hrošč.Se prepričajte, ali ste pravilno namestili najnovejši servisni paket ISE.Če uporabljate ModelSim, se prepričajte, da uporabljate različico, ki
je odobren s Xilinx (čeprav jaz ponavadi nimajo težav z uporabo različnih verzij).
je odobren s Xilinx (čeprav jaz ponavadi nimajo težav z uporabo različnih verzij).
Z
Zhane
Guest
čudno ...
ko delam čez nekaj krat je nenadoma delal, ko sem
didnt spremembo kajkako priti moj CLK
isnt na 50Mhz, ko sem določeno, da je to tako?
in kakšni so konice pred clk2x kvadratni valovi?
ko delam čez nekaj krat je nenadoma delal, ko sem
didnt spremembo kajkako priti moj CLK
isnt na 50Mhz, ko sem določeno, da je to tako?
in kakšni so konice pred clk2x kvadratni valovi?
E
echo47
Guest
Intermittent programske opreme.O radost.
Tvoja ura se zdi, da je 5 MHz namesto 50 MHz.Ne vem, zakaj.Morda vaša datoteka main_tbw.tbw je vključen, vendar ne vem, kako jo uporabljati.I ustvarjajo ure z Verilog testbench.
Pred DCM zapornic, da lahko proizvodnja glitches in drugih grd impulzov.Če ta povzroča vas žalosti, preberite o DCM's blokira izhodnega signala ter STARTUP_WAIT atribut.
Tvoja ura se zdi, da je 5 MHz namesto 50 MHz.Ne vem, zakaj.Morda vaša datoteka main_tbw.tbw je vključen, vendar ne vem, kako jo uporabljati.I ustvarjajo ure z Verilog testbench.
Pred DCM zapornic, da lahko proizvodnja glitches in drugih grd impulzov.Če ta povzroča vas žalosti, preberite o DCM's blokira izhodnega signala ter STARTUP_WAIT atribut.
Z
Zhane
Guest
I spremenila nekatere vrednosti na mojo preskusni napravi .. ti in moj clocked spremenilo.Mislim, da je razlog.
hvala anyway
hvala anyway