so datoteke v Verilog

[senddilu]

Za vključno datoteko v verlog, sem rabil "tudi v test modula. Torej moj cilj je bil klic naloge, ki so opredeljene v vključiti datoteko "" task_def.v ", medtem ko compliling, i so poskušali pripravo obeh test modula in task_dev.v Modelsim je poročanje veliko napak, za spremenljivke, navedene v datotekah. Kako se znebiti tega problema.? -Hvala Senddilu

 

[HolySaint]

le pripravi dokumentacije, ki vključuje nalogo spis je ok

 

[ljxpjpjljx]

Prav tako bi morali dodati nekaj možnosti!

 

[m2star]

kako vključiti datoteko v Verilog prosim pomoč ............. i uporabo "vključuje vendar ne deluje .........

 

[ljxpjpjljx]

ko vam simulacijo, morate tudi dodati, da so na poti!

 

[Anil Rana]

V "tudi vodi v razmerju do imenika, kjer ste pripravi.