Sinteza Omeji

[prodornej]

Pozdravljeni freinds,

Tukaj imam novo dvoma, saj nisem doživela tudi na ravni sinteze.

Tukaj pri čemer bi omejuje s projektom, ki na ravni sinteze, kot so ura freq, input zamudo, proizvodnja zamudo, flip-flop zamudo's itd, Za ura freq je dobro znano v skladu s protokolom frekvenca omejujejo, kaj pa do drugih zamud kot je določeno inpu dal flipflop in drugih zamud kako ukrepa in dati.

Prosim, pomagajte mi iz teh rustikalna vprašanja.

Hvala

 

[silencer3]

inputdelay: odvisen od zunanjih naprav, CLK-to-output zamudo
izhodno zamudo: odvisen od zunanjih setup čas naprave

uporaba clock_uncertainty

uporabo set_input_transition o vhodnih vrat

uporabo set_load na izhodna vrata

določiti ustrezna napačne in multi-kolesarskih stez

To so najbolj pomembni.Izredno pomembno je vhod in izhod Največje in najmanjše zamude.

 

[dr_dft]

Vhodne in izhodne zamude odvisna od tega, ali ste sintezni blok znotraj čip ali popolno najvišjo raven čipa.
Za notranjo blok, je treba nekaj časa budgetting razdeliti čas cikla med 2 blokov, ki se pogovarjajo med seboj.Obstaja nekaj floorplanning orodja, ki lahko ukvarjajo s tem.
Za čip ravni, bodisi prihaja iz spec standardov, kot so SRAM, PCI, itd, ali pa boste morali določiti svoj spec, da kupec lahko vaš živeti.

 

[eeeraghu]

Hvala za dajanje podatkov,

Toda po tem, ko bomo lahko dobili vhodne in izhodne zamude, domnevam na primer obstaja modul (USB), kjer smo r synthezing design, zdaj pa če ne zaradi zamud prihaja iz?
prosim mi jasno, če se motim.

hvala.

 

[silencer3]

Glejte več USB obrazcih.Ter citat vsi časovni parametri za različne načine, kot so DMA brati, pisati DMA, CPU brati, pisati CPU .. itdZa vsak način čase, bo dana v zvezi z eno referenčni signal.

set_max_delay na signal reference.

set_max_delay 16 [get_ports usb_rd_n]
set_min_delay 4 [get_ports usb_rd_n]

Zdaj se določijo vse vhodne in izhodne zamude glede na signal reference, kot so,

ex: usb_dat potrebujejo od setup čas 6ns in iz imajo čas 2ns v zvezi z usb_rd_n.takrat,

set_input_delay-max [expr [16 6]] [get_ports usb_dat]
set_input_delay-min - [expr [4 2]] [get_ports usb_dat]

Ne pozabite, to je asinhroni vmesnik.je zelo zapleten.

za sinhrono interfcaces, da je veliko enostavno, kot sem rekel zgoraj.

 

[johnz]

iz vožnje celico vhodnih vrat in obremenitev model žice

Imam vprašanje o vožnji celic in proizvodnja nakladanje.

kako se določi vožnje celice, proizvodnja nakladanje in obremenitve model žice.

Hvala!

 

[silencer3]

uporabo set_input_transition o vhodnih vrat.Na splošno uporabo 1ns na 1 volt, sredstva za 3.3v TTL; set_input_transition 3,3 [all_inputs].

Opomba: ura izključijo pristanišča od zgoraj.

wire_load se določi glede na velikost vsakega modula sintezni ur.na primer, za 10K vrata modul, preverite ur livarna dokumentacijo za žico laod model, ki se uporabljajo.Za vsako velikost in najvišja raven preverjanja docs livarske ur za žico obremenitev izbiro.Ali vključite žice obremenitev auto selekcija v DC.

Na splošno set_load 35 [all_ouputs] -> obremenitev ooutput pors.

Za natančnejše obremenitev na določenih pristanišč, preverite, ali ciljna naprava listu.