Simulacijo post mesto in pot model

[snake0204]

Hi all,

Ko sem sintetizirali moj VHDL model poročil XST sintezi pravi, da bo lahko pri zasnovi, ki poteka na nekaj 215Mhz, in ko simulirajo vedenjske model (na 100 Mhz) vsaka stvar je v redu.Toda, ko sem poskušal simulirati po mestu in model proge z enakimi preskusni napravi na 100 Mhz ne delajo na vseh.Ampak to tovarna lep, če sem CLK zmanjša pogostost na 25 Mhz.Rabim ModelSim PE za simuliranje moje modele, in tudi nimajo časa ali umestitev omejitve na moji design.

Res ne razumem, zakaj po mestu in model poti ne uspeva.Vse ideje, prosim!

Cisterne
Snake

 

[pramodm]

Po zbirnem poročilu čas se lahko izda 215Mhz, vendar u preverite čas poročilo po PAR za največjo frekvenco.po sintezi dobimo približevanja, vendar po mestu in na poti smo dobili bolj natančno približevanje frekvenco.V FPGA večkrat poti zamudo je veliko več kot celice ur zamude pri oblikovanju prav tako lahko pot zamudo je več.zaradi tega u bolje uporabiti omejitev za obdobje ur Zahtevana pogostost.

 

[snake0204]

Hvala za pomoč .... i dano globalno omejitev obdobja za model, ampak ko sem simulirati PAR model, ki niso od vhodnih signalov vstopajo vhodne registre.I dati svitek na setup in CLK, da blazinic, pa tudi omejitve, vendar ne pomaga.I priložen val iz modelsim.Tretji in četrti vrstici se začne in signali stanju, začetek signal je visoko na ve rob in potegnil nizko na naslednji CLK ve rob,

ČE CLK "DOGODEK IN CLK = '1 'Nato
ČE START = '1 'Nato
DRŽAVNA <= NEXT_STATE;
ELSE
DRŽAVNA <= CURRENT_STATE;
END IF;
END IF;

Thanks for any help!
Oprostite, toda morate prijavo na ogled te priloge