Silicon Ensemble Report RC

[research235]

Živjo,

Imam preusmerjen design (using silicij ansambel), ki se začnejo z, za katere
Naredim spremembe, kot so dodani dodatni logiko (mrež in komponent)
afterwhich delam primarnih umestitev (ECO) in ponovno uporabo poti "primarni-končno-poti" možnost v silicij ansamblu.Je
mogoče oceniti zastoji - zaradi novih mrež, ki se doda?Kako ovrednotiti zastojev?Ali je mogoče dobiti informacije kapacitivnosti - z uporabo dspf datoteke, ki so napisani jasno?Kaj iščejo bodisi v. Dspf ali. Rspf datoteko?

Kako uporabljam HyperExtract možnost, medtem ko delaš RC poročila - ki bo
help?

Trenutno sem se def in dspf datoteko oblikovanja pred spremembo in
def in dspf datoteko oblikovanja po spremembi.

Vsaka pomoč domišljavec uvaževati.

Hvala,
Suresh

 

[jelydonut]

Glede zastojev ..Nisem preveč prepričan, kot sem jih uporabljajo le SE s starejšimi 3 kovino 0.5um knjižnice zastojev, ki ni bil nikoli vprašanje ..

Kot je za zamude, itd.jaz šele ustvariti SDF in bi bil v verilog simulator za prikaz časa ..

POROČILO DELAY FILENAME "routed.sdf";

jelydonut