signala Degradacija od globalne CLK na normalno, v Actel Libero

B

Buenos

Guest
živjo

je pogosta težava, da sintetizator ali p & r program prenese normalno signali za globalno ura omrežij (zaradi velike fanout nanj), in potem je ne pusti me, da dodelijo signal na pin Želel sem, da samo omogoča mi jih dodeli ena izmed redkih svetovnih sposobno-žebljički.Običajno lahko izničite to z navedbo, da je signal ni GLOBAL.To je signal Degradacija.

Vem, kako to storiti s Xilinx (vrhnjo VHDL, atribut BUFFER_TYPE ...), ampak sedaj sem delovni v actel razvoja programske opreme, in jaz moram storiti Degradacija, ampak jaz dont znanje kako.
Verjetno sem moral napisati v enem od omejitev datoteke, vendar pa eno?in kakšna je sintaksa?prosim povej mi primer.

 

Welcome to EDABoard.com

Sponsor

Back
Top