Signal in spremenljivo .... v Verilog

[Guru59]

hai. jaz sem novinec v verilog.i vedeti, kako prijaviti signal in spremenljivke v Verilog ... hvala vnaprej

 

[aji_vlsi]

cvc.training @ gmail.com [/email] Good Luck Ajeetha, CVC www.noveldv.com

 

[SkyHigh]

hi guru59, v Verilog, ali je izbira je signal ali spremenljivka bo odvisna od: (1) žice ali registracija se uporablja (2) vedno dodeli ali se uporablja, na primer, bi spremenljivka videti takole: reg Y; vedno Y

 

[Guru59]

Hvala za te aji in Skyhigh ........ pa lahko kdo od vas naložite vsa gradiva v zvezi blokiranja in brez blokiranja izjave .............

 

[anishrai]

Iskanje po knjigi "HDL Verilog ... vodnik na digitalno načrtovanja in sinteze" s strani Samir palnitkar ...... njegova dobra knjiga ...