A
ayo213
Guest
sem poskušal ustvariti RS232 z uporabo Verilog, da tranfer podatkov med krovu FPGA in računalnik. i av kodo, vendar ne deluje lahko nekateri plz av si za me, kaj je narobe s kodo? ali tiste, kdo kodo za to? .. Oddajnik async_transmitter (CLK, TxD_start, TxD_data, TxD, TxD_busy), vhod CLK, TxD_start; vnos [07:00] TxD_data, izhod TxD, TxD_busy; parameter ClkFrequency = 25000000; / / 25MHz parameter Baud = 115200; parameter RegisterInputData = 1 ; / / v RegisterInputData načinu, vhod ni treba ostati veljavne, medtem ko je bil znak prenaša / / Baud generator parameter BaudGeneratorAccWidth = 16, reg [BaudGeneratorAccWidth: 0] BaudGeneratorAcc; `ifdef DEBUG žice [BaudGeneratorAccWidth: 0] BaudGeneratorInc = 17'h10000; `drugega žice [BaudGeneratorAccWidth: 0] BaudGeneratorInc = ((Baud5)) / (ClkFrequency>> 4);` endif žice BaudTick = BaudGeneratorAcc [BaudGeneratorAccWidth], žice TxD_busy, vedno @ (posedge CLK), če (TxD_busy) BaudGeneratorAcc