SDF zaznambe zmanjšuje zamudo?

[eruisi]

Zanimiva ugotovitev: Signal zamude pri simulaciji sintetiziranih netlist (v Verilog) brez SDF zaznambe je večja od zamude pri simulaciji istega netlist z SDF zaznamba. Ista stvar se dogaja z netlist post-postavitev. Sem mislil SDF zagotavlja informacije za zamudo povezuje, tako da bi se signal poveča z zamudo SDF zaznamba. Vsakdo lahko to pojasnite? Hvala!

 

[jackson_peng]

Moram preveriti standardni model celice Verilog na "določite" deli. Ali mi lahko poveste točno časovno razliko med dve poti, in podrobnosti logike poti. hvala [size = 2] [color = # 999999] Dodano po 37 minutah: [/color] [/size] Preveril sem Verilog model. brez SDF, so "določite" model uporabi, kar je popolnoma točna. medtem ko je SDF ekstrahira iz celic in lib. SPEF datoteko, zamude celic je precej natančna. tako, da nima nobenega smisla primerjati prejšnjih dveh vrsto zamude.

 

[eruisi]

Sem ustvarila Verilog netlist in SDF datoteke (write_sdf) v design_compiler, in simulirane to netlist z SDF datoteke. Potem sem ustvarila Verilog netlist in SDF datoteke (SDF ven ...) v Astro po P & R, in simulirane na enak način. Našel sem zamudo v prvem primeru je manj kot zamude pri drugem pa. Po preverjanju two SDF datoteke, sem ugotovila, da SDF datoteke iz design_compiler ne vsebuje nobene zamude informacije o medomrežnem povezovanju, vendar SDF datoteke iz Astro ne. Gate zamude pri obeh datotekah so podobni. Vprašanje je: zakaj SDF datoteke z zamudo medsebojno ustvarja manj signala zamudo? Hvala veliko!

 

[jackson_peng]

DC ocena zamudo od wireload model, medtem ko Astro ocena zamudo od TLU / TLUplus model. saj je logika sinteze ne je geometrija informacij, bi lahko ocenjena wireload veliko pessimetic. in je tudi ne uporablja za primerjavo dveh SDF. pravzaprav, je le SDF ustvarjen s starRC uporablja objave simulacijo. morate preveriti splošni tok design za desno po simulacije toka.