Run VHDL v kadenca

[jowong1]

Živjo, sem bil začuden, če je kdo imel izkušnje teče VHDL datotek v okolju Cadence. Kaj sem mislila je, da si napisal nekaj VHDL datoteko v design.vhd, nato pa baje uvoz v kadenco in ustvarjajo podjetja ter strukturnih in simbol. To je, kolikor sem dobil, potem pa, ko sem poskušal simulacijo, naletim 2 težave: 1) Nisem prepričan, kaj je moja spodbuda, saj so VHDL je digitalno in če uporabim Analog okolje, vse je analogni. 2) To vodi rekel nekako takole "NAPAKA: Netlister: ne more spuščati v nobeno od stališč opredeljeno v pogledu seznama:» spekter cmos_sch cmos.sch podjetje strukturne shematskimi veriloga ahdl, ampak "za primer I4 v sojenju celici." vsaj podjetje in strukturne cellview so tam na primer I4. Delam kaj narobe? Hvala

 

[edaguy69]

Uporaba Cadence LDV.

 

[spweda]

LDV ni več podprta z Cadence. To ga je zamenjal prodornejši.

 

[gerryhsu]

[Quote = spweda] je bila LDV ne podpira več Cadence. To ga je zamenjal prodornejši. [/Quote] LDV se imenuje IUS v novi različici

 

[jowong1]

Živjo, sem namestiti IUS paket, vendar sem lahko le zdi, da to Verilog v AMSDesigner vendar ne VHDL, pa pravi, da ne more spustiti na cellviews, da sem poseben. Ker VHDL je mnenja, kot "subjekt" in "vedenje", sem se zaveže tudi eno od mojih bloka na obnašanje, saj je vedenjsko opredeljen, vendar pa pravi, da ne more spustiti v vedenje cellview. Tako kot sem ustvariti vedenje da je uporaba VHDL-V Hvala za vso pomoč