reguired v verilog .....

S

sreenu236

Guest
Pišem različnih modulov v istem verilog file.so hočem uporabiti isti parameter pri vseh modulih.kako jo razglaša za "parameter" zapoved globalno
ex:

 
uporabite makre opredeliti kot ".., ki bo rešil vaš primer ..

 
sreenu236 wrote:

Pišem različnih modulov v istem verilog file.so hočem uporabiti isti parameter pri vseh modulih.
kako jo razglaša za "parameter" zapoved globalno

ex:
 

Welcome to EDABoard.com

Sponsor

Back
Top