Prosim, tel me, kako debug naslednje sinteze napake Verilog

[victoria_jitesh]

NAPAKA: Xst: 528 - Multi-vir v enoti na ERROR signal: Xst: 528 - Multi-vir v enoti na signalu Prosim, povejte mi, kakšne spremembe naj naredim v mojem kodo (RTL simulacije logično OK), tako da postane številka synthesizable.

 

[echo47]

Tvoja koda ima več izhodov so med seboj povezane. Verjetno dveh različnih izjav hkrati vožnjo isti signal. Če potrebujete pomoč, kje je problem, kažejo HDL kodo.

 

[mmarco76]

Zdi se, da ste se gibljejo signal iz 2 različnih virov. Na primer, ki ste jih 2 postopek, ki se premikajo txc in x_busy. Primer števec. p1: proces (CLK) začeti če clk'event in CLK = '1 'potem če a = '1.' then .. CNT

 

[victoria_jitesh]

Hvala za tako (echo47 in mmarco76), vaš nasvet deloval.