problema po postmap simulacija

[EricGuo]

Živjo, vsem
I uporabo xilinx ISE in modelsim za zasnovo projekta.Čeprav je končni output je všeč, kar sem hotel, sem dobil napake navedba v modelsim Consol po postmap simulacijo kot sledi:
Napaka: d: / Xilinx / verilog / src / simprims / X_LATCHE.v (64): $ širine (posedge CLK: 9939316 ps,: 9939656 ps, 1400 KM);

lahko kdorkoli pojasni to sporočilo o napaki za mano?hvala vnaprej!

pls.lahko napišete Nagnati pogoj za zapah v xilinx ISE?Če lahko, kako?

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vprašanje" border="0" />

[/ img]

 

[gnomix]

EricGuo wrote:

Živjo, vsem

I uporabo xilinx ISE in modelsim za zasnovo projekta.
Čeprav je končni output je všeč, kar sem hotel, sem dobil napake navedba v modelsim Consol po postmap simulacijo kot sledi:

Napaka: d: / Xilinx / verilog / src / simprims / X_LATCHE.v (64): $ širine (posedge CLK: 9939316 ps,: 9939656 ps, 1400 KM);lahko kdorkoli pojasni to sporočilo o napaki za mano?
hvala vnaprej!pls.
lahko napišete Nagnati pogoj za zapah v xilinx ISE?
Če lahko, kako?
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vprašanje" border="0" /> [/ img]